PMOS管触发双向硅控整流器的制作方法

专利检索2022-05-11  1


pmos管触发双向硅控整流器
技术领域
1.本发明涉及集成电路技术领域,尤其涉及一种pmos管触发双向硅控整流器。


背景技术:

2.在集成电路防静电保护设计中,防静电保护设计窗口一般取决于器件的工作电压和内部受保护电路的栅氧化层的厚度,然而防静电保护设计窗口根据器件的工作电压和内部受保护电路的栅氧化层的厚度设计后,往往会发现器件的触发电压超出了防静电保护设计窗口,若是将该器件直接用于防静电保护设计,易导致器件的栅氧化层发生可靠性问题。例如以55nm工艺平台为例,核心器件(mosfet)的工作电压为1.2v,栅氧化层的厚度为所以将核心器件的防静电保护设计窗口通常设计为1.32v~5.2v,通过测量得知核心器件的触发电压为6.7v,超出核心器件的防静电保护设计窗口,如果将该核心器件直接用于防静电保护设计,则易导致该核心器件的栅氧化层发生可靠性问题。
3.图1为pmos管触发双向硅控整流器。在现有技术中提出了一种pmos管触发双向硅控整流器,请参考图1,器件包括第一电压端口a、第二电压端口k及控制端口d,第一电压端口a和第二电压端口k之间具有电压差,第一电压端口a可以接正压/接地,第二电压端口k则可以接地/接正压,控制端口d为pmos管的栅极,该器件具备面积小、触发电压小及二次击穿电流高的特性,适用于低压器件的防静电保护设计。然而,当应用于io端对地的防静电保护设计时,当一电压端口接地,静电脉冲施加于另一电压端口时,pmos管的栅极实际上属于浮接的状态,在一般的应用场景中,可以认为此时pmos管的栅极处于低电位。但是在一些高辐射环境中,由于pmos管的栅极与电源vdd连接,而pmos管的栅极易收到辐射的影响,导致pmos管的栅极的电位变得不稳定,从而造成pmos管的误触发或触发不及时导致器件的损伤或功能缺失。所以需要设计一个静电脉冲侦测电路,精确控制静电脉冲来临时施加在控制端口d上的电压以防止pmos管的误触发或者触发不及时导致器件的损伤或功能缺失。


技术实现要素:

4.本发明的目的在于提供一种pmos管触发双向硅控整流器,降低了双向硅控整流器的触发电压,提高了其适用性。
5.为了达到上述目的,本发明提供了一种pmos管触发双向硅控整流器,包括:
6.衬底;
7.深n阱,位于所述衬底上方;
8.第一n阱、第一p阱、第二n阱、第二p阱及第三n阱,从左至右依次排列于所述深n阱上方;
9.第一pmos管,包括p型栅极及位于所述p型栅极两侧的p型源/漏区,所述p型栅极位于所述第二n阱上方,所述p型栅极两侧的p型源/漏区分别位于所述第一p阱与所述第二n阱的交界处和所述第二n阱与所述第二p阱的交界处;
10.两个n型掺杂区,分别位于所述第一p阱和所述第二p阱中,且每个所述n型掺杂区
与对应的所述p型源/漏区通过沟槽隔离结构隔离开;
11.具有pmos管的静电脉冲侦测电路,具有控制端口及两个电压端口,每个所述电压端口分别与对应的所述p型源/漏区及对应的所述n型掺杂区电性连接,两个所述电压端口之间具有电压差,所述控制端口与所述p型栅极电性连接以向所述p型栅极输出控制电压控制所述第一pmos管的通断。
12.可选的,所述静电脉冲侦测电路包括第一rc电路、第二rc电路、第二pmos管及第三pmos管,其中,所述第一rc电路包括串联的第一电阻和第一电容,所述第二rc电路包括串联的第二电阻和第二电容;所述第二pmos管的栅极连接在所述第二电阻和第二电容之间,所述第三pmos管的栅极连接在所述第一电阻和第一电容之间,所述第二pmos管的漏极及所述第三pmos管的漏极相连后构成所述控制端口;所述第一电阻、所述第二电容及所述第二pmos管的源极相连后构成一个所述电压端口;所述第一电容、所述第二电阻及所述第三pmos管的源极相连后构成另一个所述电压端口。
13.可选的,所述第一电阻和所述第二电阻的电阻值相等,所述第一电容和所述第二电容的电容值相等。
14.可选的,所述第一rc电路的时间常数和所述第二rc电路的时间常数均为1ns~10ns。
15.可选的,所述第一电阻和所述第二电阻的电阻值为1kω~10kω,所述第一电容和所述第二电容的电容值为0.2pf~2pf。
16.可选的,所述触发电压根据所述p型栅极的长度、所述第二n阱的掺杂浓度,所述第一rc电路的时间常数及所述第二rc电路的时间常数得到。
17.可选的,一个所述电压端口接地,另一个所述电压端口接正压。
18.可选的,所述第一n阱、所述第一p阱、所述第二n阱、所述第二p阱及所述第三n阱的深度均大于所述p型源/漏区及所述n型掺杂区的深度。
19.可选的,在两个所述n型掺杂区的外侧均设有沟槽隔离结构。
20.可选的,所述第一n阱、所述第一p阱、所述第二n阱、所述第二p阱及所述第三n阱的深度均大于所述沟槽隔离结构的深度。
21.在本发明提供的pmos管触发双向硅控整流器中,第一pmos管包括p型栅极及位于p型栅极两侧的p型源/漏区,p型栅极位于第二n阱上方,p型栅极两侧的p型源/漏区分别位于第一p阱与第二n阱的交界处和第二n阱与第二p阱的交界处;两个n型掺杂区分别位于第一p阱和第二p阱中,且每个n型掺杂区与对应的p型源/漏区通过沟槽隔离结构隔离开;具有pmos管的静电脉冲侦测电路具有控制端口及两个电压端口,每个电压端口分别与对应的p型源/漏区及对应的n型掺杂区电性连接,两个电压端口之间具有电压差,控制端口与p型栅极电性连接以向p型栅极输出控制电压控制第一pmos管的通断,通过控制第一pmos管的导通,使第一pmos管形成沟道电流,沟道电流会充当器件的触发电流,从而触发器件工作,以降低器件的触发电压;并且在本发明中,p型栅极与静电脉冲侦测电路连接,以从电压端口输入的静电脉冲信号控制第一pmos管,避免第一pmos管受辐射等影响导致第一pmos管出现误触发或是触发不及时等情况,从而提高了器件的适用性。
附图说明
22.图1为pmos管触发双向硅控整流器;
23.图2为本发明一实施例提供的pmos管触发双向硅控整流器;
24.其中,附图标记为:
25.10-衬底;11-深n阱;21-第一n阱;22-第一p阱;23-第二n阱;24-第二p阱;25-第三n阱;31-第一n型掺杂区;32-第二n型掺杂区;41-第一p型掺杂区;42-第二p型掺杂区;50-沟槽隔离结构;60-p型栅极;r1-第一电阻;c1-第一电容;r2-第二电阻;c2-第二电容;p1-第二pmos管;p2-第三pmos管;a、a1-第一电压端口;k、k1-第二电压端口;d、d1-控制端口。
具体实施方式
26.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
27.图2为本实施例提供的pmos管触发双向硅控整流器。请参考图2,本实施例提供了一种pmos管触发双向硅控整流器,包括衬底10、深n阱11、第一n阱21、第一p阱22、第二n阱23、第二p阱24、第三n阱25、pmos管、两个n型掺杂区、具有pmos管的静电脉冲侦测电路及沟槽隔离结构50,其中深n阱11位于位于衬底10上方,衬底10的类型为n型。第一n阱21、第一p阱22、第二n阱23、第二p阱24及第三n阱25从左至右依次排列于深n阱11的上方。
28.pmos管包括p型栅极60及位于p型栅极60两侧的p型源/漏区,p型栅极60位于第二n阱23的上方,在p型栅极60与第二n阱23之间还具有栅氧化层(图中未标示)。p型栅极60两侧的p型源/漏区分别位于第一p阱22与第二n阱23的交界处和第二n阱23与第二p阱24的交界处;在本实施例中,p型栅极60两侧的p型源/漏区分别为第一p型掺杂区41和第二p型掺杂区42,若p型源区为第一p型掺杂区41,则p型漏区为第二p型掺杂区42;若p型源区为第二p型掺杂区42,则p型漏区为第一p型掺杂区41;并且第一p型掺杂区41位于第一p阱22和第二n阱23的交界处,第二p型掺杂区42位于第二n阱23与第二p阱24的交界处。由于本实施例提供的器件为pmos管触发双向硅控整流器,其中双向硅控整流器在结构上是对称的,所以不区分p型源区和p型漏区的位置。
29.两个n型掺杂区分别位于第一p阱22和第二p阱24中,且每个n型掺杂区与对应的p型源/漏区通过沟槽隔离结构50隔离开;在本实施例中,两个n型掺杂区分别为第一n型掺杂区31和第二n型掺杂区32,第一n型掺杂区31位于第一p阱22中且位于第一p型掺杂区41的外侧,第二n型掺杂区32位于第二p阱24中且位于第二p型掺杂区42的外侧;并且第一n型掺杂区31和第一p型掺杂区41及第二n型掺杂区32位于第二p型掺杂区42之间均通过沟槽隔离结构50隔离开。
30.在本实施例中,在第一n型掺杂区31和第二n型掺杂区32的外侧均设有沟槽隔离结构50,即第一n型掺杂区31和第二n型掺杂区32位于两个沟槽隔离结构50之间;其中第一n阱21、第一p阱22、第二n阱23、第二p阱24及第三n阱25的深度均大于第一n型掺杂区31、第二n型掺杂区32、第一p型掺杂区41和第二p型掺杂区42的深度。第一n型掺杂区31和第一p型掺杂区41之间的沟槽隔离结构50位于第一p阱22中,以及第二n型掺杂区32和第二p型掺杂区42之间的沟槽隔离结构50位于第二p阱24中,且两个沟槽隔离结构50的深度均小于第一n阱
21、第一p阱22、第二n阱23、第二p阱24及第三n阱25的深度。第一n型掺杂区31外侧的沟槽隔离结构50位于第一n阱21及第一p阱22的交界处,第二n型掺杂区32的外侧的沟槽隔离结构50位于第三n阱25与第二p阱24的交界处,且两个沟槽隔离结构50的深度同样均小于第一n阱21、第一p阱22、第二n阱23、第二p阱24及第三n阱25的深度。
31.具有pmos管的静电脉冲侦测电路具有控制端口d1及两个电压端口,每个电压端口分别与对应的p型源/漏区及对应的n型掺杂区电性连接,两个电压端口之间具有电压差,控制端口d1与第一pmos管的p型栅极60电性连接以向p型栅极60输出控制电压控制第一pmos管的通断。在本实施例中,两个电压端口分别为第一电压端口a1和第二电压端口k1,第一电压端口a1与第一n型掺杂区31及第一p型掺杂区41电性连接,第二电压端口k1与第二n型掺杂区32及第二p型掺杂区42电性连接。在本实施例中,第一电压端口a1接地,第二电压端口k1接正压;或者,第一电压端口a1接正压,第二电压端口k1接地,但不限于此,第一电压端口a1和第二电压端口k1的连接示实际情况而定。
32.静电脉冲侦测电路包括第一rc电路、第二rc电路、第二pmos管p1及第三pmos管p2,其中,第一rc电路包括串联的第一电阻r1和第一电容c1,第二rc电路包括串联的第二电阻r2和第二电容c2;第二pmos管p1的栅极连接在第二电阻r2和第二电容c2之间,第三pmos管p2的栅极连接在第一电阻r1和第一电容c1之间,第二pmos管p1的漏极及第三pmos管p2的漏极相连后构成控制端口d1;第一电阻r1、第二电容c2及第二pmos管p1的源极相连后构成第一电压端口a1;第一电容c1、第二电阻r2及第三pmos管p2的源极相连后构成第二电压端口k1。
33.在本实施例中,要求第一rc电路的时间常数和第二rc电路的时间常数相等,第一rc电路的时间常数为第一电阻r1的电阻值与第一电容c1的电容值的乘积,第二rc电路的时间常数为第二电阻r2的电阻值与第二电容c2的电容值的乘积,即要求第一电阻r1和第二电阻r2的电阻值相等,第一电容c1和第二电容c2的电容值相等。在本实施例中,第一rc电路的时间常数和第二rc电路的时间常数均可为1ns~10ns,第一电阻r1和第二电阻r2的电阻值可为1kω~10kω,第一电容c1和第二电容c2的电容值可为0.2pf~2pf,但不限于此时间常数范围、电阻值范围及电容值范围,具体示实际情况而定。
34.当第一电压端口a1接正压,第二电压端口k1接地时,外部的静电脉冲信号从第一电压端口a1输入,第一rc电路构成电容充电电路,第一rc电路的t2节点为低电位,即第三pmos管p2的栅极的电位为低电位,第三pmos管p2处于导通状态,而此时第二rc电路构成电压耦合电路,第二rc电路的t1节点为高电位,即第二pmos管p1的栅极的电位为高电位,第二pmos管p1处于截止状态;由于第三pmos管p2的源极同第二电压端口k1接地,第二电压端口k1的低电位会使第三pmos管p2的漏极也为低电位,从而使第一pmos管的p型栅极60为低电位,使第一pmos管导通。第一pmos管导通后会在第一p型掺杂区41和第二p型掺杂区42之间形成沟道电流,沟道电流从第一p型掺杂区41流向第二p型掺杂区42,沟道电流会充当触发电流,以减小pmos管触发双向硅控整流器的触发电压,在此时pmos管触发双向硅控整流器形成的电流路径是从第一电压端口a1输入后依次经过第一p型掺杂区41、第二n阱23、第二p阱24、第二n型掺杂区32到第二电压端口k1输出,其中还包括沟道电流路径从第一p型掺杂区41流向第二p型掺杂区42再到第二电压端口k1输出。在器件处于静态电压偏置或正常开启时,t1节点为低电位,t2节点为高电位,第三pmos管p2的栅极的电位为高电位,第三pmos
管p2处于截止状态,第二pmos管p1的栅极的电位为低电位,第二pmos管p1处于导通状态,第一电压端口a1为高电位,从而使第一pmos管的p型栅极60为高电位,使第一pmos管处于截止状态。
35.当第一电压端口a1接地,第二电压端口k1接正压时,外部的静电脉冲信号从第二电压端口k1输入,第二rc电路构成电容充电电路,第二rc电路的t1节点为低电位,即第二pmos管p1的栅极的电位为低电位,第二pmos管p1处于导通状态,而此时第一rc电路构成电压耦合电路,第一rc电路的t2节点为高电位,即第三pmos管p2的栅极的电位为高电位,第三pmos管p2处于截止状态;由于第二pmos管p1的源极同第一电压端口a1接地,第一电压端口a1的低电位会使第二pmos管p1的漏极也为低电位,从而使第一pmos管的p型栅极60为低电位,使第一pmos管导通。第一pmos管导通后会在第一p型掺杂区41和第二p型掺杂区42之间形成沟道电流,沟道电流从第二p型掺杂区42流向第一p型掺杂区41,沟道电流会充当触发电流,以减小pmos管触发双向硅控整流器的触发电压,在此时pmos管触发双向硅控整流器形成的电流路径是从第二电压端口k1输入后依次经过第二p型掺杂区42、第二n阱23、第一p阱22、第一n型掺杂区31到第一电压端口a1输出,其中还包括沟道电流路径从第二p型掺杂区42流向第一p型掺杂区41再到第一电压端口a1输出。在器件处于静态电压偏置或正常开启时,t2节点为低电位,t1节点为高电位,第二pmos管p1的栅极的电位为高电位,第二pmos管p1处于截止状态,第三pmos管p2的栅极的电位为低电位,第三pmos管p2处于导通状态,第二电压端口k1为高电位,从而使第一pmos管的p型栅极60为高电位,使第一pmos管处于截止状态。
36.在本实施例中,控制端口d1向第一pmos管的p型栅极60输出的控制电压可以根据p型栅极60的长度、第二n阱23的掺杂浓度、第一rc电路的时间常数及第二rc电路的时间常数得到,其中调节第一rc电路的时间常数及第二rc电路的时间常数能够减小此控制电压。
37.在本实施例中,将第一pmos管的p型栅极60与第二pmos管p1和第三pmos管p2连接,将两路rc电路并联在第一电压端口a1和第二电压端口k1之间,用两路rc电路去控制第二pmos管p1和第三pmos管p2的工作状态,以实现通过输入的静电脉冲信号去控制第一pmos管的通断,通过第一pmos管去触发双向硅控整流器,避免第一pmos管的p型栅极60直接与电源vdd连接导致第一pmos管的p型栅极60电位易受辐射影响的问题,而本实施例提出的pmos管触发双向硅控整流器通过静电脉冲侦测电路侦测静电脉冲去控制第一pmos管,使第一pmos管的p型栅极60电位受输入的静电脉冲信号影响,直接响应于输入的静电脉冲信号,避免p型栅极60电位不稳定导致第一pmos管出现误触发或是触发不及时等情况,从而提高了器件的适用性,能够适用于高辐射的环境。
38.综上,在本发明提供的pmos管触发双向硅控整流器中,第一pmos管包括p型栅极及位于p型栅极两侧的p型源/漏区,p型栅极位于第二n阱上方,p型栅极两侧的p型源/漏区分别位于第一p阱与第二n阱的交界处和第二n阱与第二p阱的交界处;两个n型掺杂区分别位于第一p阱和第二p阱中,且每个n型掺杂区与对应的p型源/漏区通过沟槽隔离结构隔离开;具有pmos管的静电脉冲侦测电路具有控制端口及两个电压端口,每个电压端口分别与对应的p型源/漏区及对应的n型掺杂区电性连接,两个电压端口之间具有电压差,控制端口与p型栅极电性连接以向p型栅极输出控制电压控制第一pmos管的通断,通过控制第一pmos管的导通,使第一pmos管形成沟道电流,沟道电流会充当器件的触发电流,从而触发器件工
作,以降低器件的触发电压;并且在本发明中,p型栅极与静电脉冲侦测电路连接,以从电压端口输入的静电脉冲信号控制第一pmos管,避免第一pmos管受辐射等影响导致第一pmos管出现误触发或是触发不及时等情况,从而提高了器件的适用性。
39.上述仅为本发明的优选实施例而已,并不对本发明起到任何限制作用。任何所属技术领域的技术人员,在不脱离本发明的技术方案的范围内,对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动,均属未脱离本发明的技术方案的内容,仍属于本发明的保护范围之内。
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