一种四通道时间交织结构的ADC及其工作原理的制作方法

专利检索2022-05-10  260


本发明涉及高速数模混合集成电路领域,尤其涉及一种四通道时间交织结构的ADC及其工作原理。

背景技术

随着5G时代的到来,人们对通讯速度的要求越来越高,同样,对ADC性能的要求也是日愈剧增。人们要求ADC同时具有更快的采样率、更高的精度、更宽的输入范围,这对传统结构的ADC而言无疑是一项非常严峻的考验。随着集成电路工艺的发展,各种单一架构ADC之间的差异分化得更为明显,它们的优势更加突出,但劣势也更加明显。快闪模数转换器只能用于低精度领域,SAR ADC的采样率较低。



技术实现要素:

为了解决上述技术问题,本发明的目的是提供一种四通道时间交织结构的ADC及其工作原理,将各种单一架构的优势结合在一起,实现一种全方位综合性能都优秀的ADC。

本发明所采用的第一技术方案是:一种四通道时间交织结构的ADC,包括动态输入单元、时钟单元、ADC单元和输出单元,所述动态输入单元、时钟单元、ADC单元和输出单元之间两两相连,所述动态输入单元包括输入信号、时钟信号、第一D触发器、第二D触发器、鉴相器、动态输入驱动器、延时模块和第三D触发器,所述第一D触发器、第二D触发器和鉴相器依次连接,所述输入信号与动态输入驱动器连接,所述时钟信号分别与第一D触发器、动态输入驱动器、延时模块、输出单元连接,所述动态输入驱动器与ADC单元连接,所述第三D触发器与时钟单元连接。

进一步,所述时钟单元包括时钟产生电路和时钟校准电路,所述时钟产生电路分别与时钟校准电路、第三D触发器、输出单元连接。

进一步,所述ADC单元包括第一子ADC、第二子ADC、第三子ADC和第四子ADC,四个子ADC均为混合了FLASH、PIPELINE、SAR三种结构的子ADC。

进一步,所述输出单元包括多路复用器、并转串电路和CML输出驱动器,所述多路复用复用器、并转串电路和CML输出驱动器依次连接,所述时钟产生电路、第一子ADC、第二子ADC、第三子ADC和第四子ADC分别与多路复用器连接,所述并转串电路还与时钟信号连接。

进一步,所述动态输入驱动器包括单转差电路和单位增益负反馈放大器,所述单转差电路与单位增益负反馈放大器连接,所述单转差电路还与第一D触发器连接,所述单位增益负反馈放大器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电阻、第二电阻、第三电阻和第四电阻,所述第一晶体管的源极与第二晶体管的源极连接,所述第一晶体管得到栅极、第一电阻的第一端、第二电阻的第一端和第七晶体管的栅极相连,所述第一晶体管的漏极和第三晶体管的源极相连,所述第二晶体管的栅极、第三电阻的第一端、第四电阻的第二端和第八晶体管的栅极相连,所述第三晶体管的栅极与第四晶体管的栅极连接,所述第三晶体管的漏极、第二电阻的第二端和第五晶体管的漏极相连,所述第四晶体管的漏极、第四电阻的第二端和第六晶体管的漏极相连,所述第五晶体管的栅极与第六晶体管的栅极连接,所述第五晶体管的源极与第七晶体管的漏极连接,所述第六晶体管的源极与第八晶体管的漏极连接,所述第七晶体管的源极和第八晶体管的源极连接。

进一步,所述时钟校准电路包括差分校准电路、正交校准电路和输出驱动电路,所述正交校准电路包括第五电阻、第六电阻、第九晶体管、第十晶体管、第一电容、第二电容、第十一晶体管、第七电阻、第八电阻、第三电容、第四电容、第九电阻、第十电阻、第十一电阻、第十二电阻、第十二晶体管、第十三晶体管和第十四晶体管,所述第五电阻的第一端与第六电阻的第一端连接,所述第五电阻的第二端、第九晶体管的漏极、第三电容的第一端和第九电阻的第一端相连,所述第六电阻的第二端、第十晶体管的漏极、第四电容的第一端和第十电阻的第一端相连,所述第九晶体管的源极、第十晶体管的源极和第十一晶体管的漏极相连,所述第九晶体管的栅极、第一电容的第一端和第七电阻的第一端相连,所述第十晶体管的栅极、第二电容的第一端和第八电阻的第一端相连,所述第七电阻的第二端、第十二电阻的第一端和第十三晶体管的漏极相连,所述第八电阻的第二端、第十一电阻的第一端和第十二晶体管的漏极相连,所述第十一电阻的第二端与第十二电阻的第二端相连,所述第九电阻的第二端与第十二晶体管的栅极连接,所述第十电阻的第二端与第十三晶体管的栅极连接,所述第十二晶体管的源极、第十三晶体管的源极和第十四晶体管的漏极相连。

进一步,所述并转串电路采用六个二选一MUX。

进一步,所述一种四通道时间交织结构的ADC的工作原理,包括:

将输入的(f0)Hz时钟信号分成三路,其中第一路时钟信号分配给动态输入驱动,第二路时钟信号分配给并转串电路,第三路时钟信号分配给延时模块;

第三路时钟信号通过延时模块,将采样信号下降沿与动态b输入buffer的下降沿对准,再经过第三D触发器分频为(f0/2)Hz的时钟输入给时钟产生电路;

时钟产生电路产生频率为(f0/4)Hz、相位相互相差约90度的四路采样时钟给时钟校准电路;

产生频率为(f0/4)Hz、占空比为1/4、相位相互相差90度的四路选通信号给多路复用器;

四路采样时钟经过时钟校准电路后,输出精准相位差的采样控制信号给四个子ADC;

四个子ADC转换出四路(f0/4)bps相位相互正交的码字结果,由多路复用器整合成一路(f0)bps的数据,得到整合数据;

将整合数据通过并转串电路,将相邻的两位字码串行并通过CML输出驱动器驱动片外负载,得到以(2*f0)bps的数据率输出码字。

进一步,还包括:

第一路时钟信号经过单转差电路,得到差分信号;

将差分信号的其中一路经过第一D触发器和第二D触发器,分频为(f0/4)Hz信号,得到分频后信号;

将分频后信号与第一子ADC的采样控制信号输入给鉴相器;

基于鉴相器判断两个信号相位差是否90°,并根据判断结果输出特定值电压。

本发明方法及系统的有益效果是:本发明提出了一种混合架构的SARADC,加以4×时间交织结构,将FLASH、PIPELINE、SAR、时间交织这四种结构的优势全部提炼,首先使用了三个比较器设计的FLASH和SAR结构结合的ADC,再用三个这种ADC组合成流水线式的工作过程,并且使用采样开关传递余量来避免余量放大器带来的种种困难,在保证较低功耗的前提下,极大的提升了整体ADC的采样率。

附图说明

图1是本发明一种四通道时间交织结构的ADC的结构示意图;

图2是本发明具体实施例子ADC的结构示意图;

图3是本发明具体实施例注入锁定振荡器的部分电路图;

图4是本发明具体实施例时钟校准电路结构图;

图5是本发明具体实施例单位增益负反馈放大器的部分电路图;

图6是本发明具体实施例上升沿采样的二选一MUX及工作时序图;

图7是本发明具体实施例第二级ADC的SAR逻辑的示意图;

图8是本发明具体实施例ADC的逻辑时序示意图;

图9是本发明具体实施例第一级ADC的SAR逻辑的示意图;

具体实施方式

下面结合附图和具体实施例对本发明做进一步的详细说明。对于以下实施例中的步骤编号,其仅为了便于阐述说明而设置,对步骤之间的顺序不做任何限定,实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。

参照图1,本发明提供了一种四通道时间交织结构的ADC,包括动态输入单元、时钟单元、ADC单元和输出单元,所述动态输入单元、时钟单元、ADC单元和输出单元之间两两相连,所述动态输入单元包括输入信号、时钟信号、第一D触发器、第二D触发器、鉴相器、动态输入驱动器、延时模块和第三D触发器,所述第一D触发器、第二D触发器和鉴相器依次连接,所述输入信号与动态输入驱动器连接,所述时钟信号分别与第一D触发器、动态输入驱动器、延时模块、输出单元连接,所述动态输入驱动器与ADC单元连接,所述第三D触发器与时钟单元连接。

进一步作为本方法的优选实施例,所述时钟产生电路分别与时钟校准电路、第三D触发器、输出单元连接。

进一步作为本方法的优选实施例,所述ADC单元包括第一子ADC、第二子ADC、第三子ADC和第四子ADC,四个子ADC均为混合了FLASH、PIPELINE、SAR三种结构的子ADC。

具体地,参照图2,混合了FLASH、PIPELINE、SAR三种结构的。不同于传统的SAR ADC只用一个比较器,循环一次仅得到1bit。本文利用了FLASH ADC结构,同时用了三个比较器,循环一次能够得到2bit。所以m次循环就可以得到(2m)bit。本文又利用了2-STEP结构,同时用三个这样的两位一周期的SAR ADC,这三个ADC的工作流程就是first stage ADC进行粗转换,循环m次得到(2m)bit的最高位,再将余量传递给second stage A的ADC或者second stage B的ADC,使之进行乒乓式的交替工作。具体流程即first stage ADC传递完以后可以立刻进行下一次循环,与此同时second stage A的ADC在后台进行余下(2n)bit的细转换,first stage ADC第二次循环完以后,再将余量传递给second stage B的ADC,以此循环往复,这样的结构类似于pipelined ADC,但相比于传统pipelined ADC省去了余量放大器,直接将余量由first stage采样传递到second stage。流水线逻辑的作用让这三个ADC各司其职、有序工作,需要单独设计一套流水线逻辑电路来驱动。三个ADC需要三个采样信号来驱动,所以流水线逻辑时钟产生电路用来驱动三个ADC采样,又因为三个ADC的输出数据也需要统一到同一时刻输出。所以流水线输出输出逻辑是利用D触发器,将转化好的6路数字码同步到同一时刻进行输出。

在第一级和第二级ADC中使用不同的逐次逼近逻辑。在单通道的三个ADC中,first stage ADC使用的逻辑是second stage ADC逻辑的简化,因此,这一节首先提出second stage ADC逐次逼近逻辑的设计。单个的second stage ADC使用的是如图7所示的全并行异步逻辑,它能在最大程度上减小逻辑电路带来的延时,VIN表示输入信号;SAM是“sample signal”的缩写,表示采样信号;T-B是“Thermometer code to binary code”的缩写,表示温度计码转二进制码;Sar logic表示逐次逼近逻辑;Tspc表示真单向时钟触发器。

SAM为外部给的采样时钟。采样时,SAM信号为高电平,比较器和DAC保持复位,对输入信号进行采样。当SAM信号跳变为低电平时,MSB的两个锁存器使能端EN1跳变为高电平,等待第一次比较结果,同时比较器在类似于环形震荡器产生异步时钟CMPCLK下开始比较,输出的温度计码被转化为二进制码T-BOUT<0,1>,两个MSB锁存器立刻将二进制码锁存为D<0,1>,同时立刻输出一个结束的信号EN2,这个信号可以结合逻辑与门直接用来触发下一级的两个LSB锁存器,因此不需要移位寄存器。这样可以进一步减少元器件的功耗。EN2信号同时可以用来作为REF-DAC的控制信号,切换参考电平来和SIG-DAC的信号电平进行比较。LSB的两个锁存器输出D<2,3>后会自动产生一个END信号,该END信号通过或非门将比较器时钟停止,该转化周期结束。工作时序图如图8所示,CMPCLK是“comparator clock”的缩写,表示比较器时钟;EN1是“enable”的缩写,表示使能信号;T-B OUT表示温度计码转二进制码模块的输出;END表示结束信号。

在单通道的三个ADC中,second stage的两个子ADC由于DAC电容比较小,转化速度较快,不会限制整体ADC采样率,可以先将温度计码转化为二进制码,再用二进制码通过锁存器控制DAC。这样每1bit对应两个字码,只需要2个锁存器,大大降低功耗,又也不影响整体单通道ADC的速度。

而first stage ADC只需要转化一次,只有MSB两个锁存器,因此可以直接用采样信号去触发锁存器,如图9所示,VIN 表示正端输入信号;VIN-表示负端输入信号;Vref 表示正端参考信号;Vref-表示负端参考信号。又因为first stage ADC进行的是最高位粗转化,DAC电容值较大,DAC切换时间是限制整个单通道ADC采样率的唯一因素,所以这个ADC里将T-B模块移动到循环圈之外,让比较器输出的温度计码直接控制SIG-DAC,除去转二进制码这个过程的延时,加快了ADC的采样率。又因为first stage ADC只有一个,且只有MSB锁存器,因此整体单通道只多了一个锁存器,并不会造成过多的功耗损失。

进一步作为本方法的优选实施例,所述输出单元包括多路复用器、并转串电路和CML输出驱动器,所述多路复用复用器、并转串电路和CML输出驱动器依次连接,所述时钟产生电路、第一子ADC、第二子ADC、第三子ADC和第四子ADC分别与多路复用器连接,所述并转串电路还与时钟信号连接。

进一步作为本方法优选实施例,所述动态输入驱动器包括单转差电路和单位增益负反馈放大器,所述单转差电路与单位增益负反馈放大器连接,所述单转差电路还与第一D触发器连接,所述单位增益负反馈放大器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电阻、第二电阻、第三电阻和第四电阻,所述第一晶体管的源极与第二晶体管的源极连接,所述第一晶体管得到栅极、第一电阻的第一端、第二电阻的第一端和第七晶体管的栅极相连,所述第一晶体管的漏极和第三晶体管的源极相连,所述第二晶体管的栅极、第三电阻的第一端、第四电阻的第二端和第八晶体管的栅极相连,所述第三晶体管的栅极与第四晶体管的栅极连接,所述第三晶体管的漏极、第二电阻的第二端和第五晶体管的漏极相连,所述第四晶体管的漏极、第四电阻的第二端和第六晶体管的漏极相连,所述第五晶体管的栅极与第六晶体管的栅极连接,所述第五晶体管的源极与第七晶体管的漏极连接,所述第六晶体管的源极与第八晶体管的漏极连接,所述第七晶体管的源极和第八晶体管的源极连接。

具体地,所述单位增益负反馈放大器参照图3,考虑到采样开关的采样只发生在一瞬间,因此只需要这一瞬间采样信号等于输入信号即可,不需要在整个工作过程中采样信号都等于输入信号,用采样信号到来前的一半的时间来追随输入信号,另一半时间将放大器关停,大大降低了功耗。提出的输入驱动器是一个轨到轨共源共栅结构的单位增益负反馈放大器,输入管M1、M2、M7、M8作为轨到轨的输入结构,实现了满摆幅输入范围,同时运用共源共栅管M3、M4、M5、M6实现高开环增益,调节反馈电阻R1、R2、R3和R4的值用来实现闭环增益为0dB。当时钟为低电平时,放大器处于关断状态,不消耗功耗;当时钟为高电平时,放大器工作并出于合适的直流偏置下,输出开始追随输入电压。

进一步作为本方法优选实施例,所述时钟校准电路包括差分校准电路、正交校准电路和输出驱动电路,所述正交校准电路包括第五电阻、第六电阻、第九晶体管、第十晶体管、第一电容、第二电容、第十一晶体管、第七电阻、第八电阻、第三电容、第四电容、第九电阻、第十电阻、第十一电阻、第十二电阻、第十二晶体管、第十三晶体管和第十四晶体管,所述第五电阻的第一端与第六电阻的第一端连接,所述第五电阻的第二端、第九晶体管的漏极、第三电容的第一端和第九电阻的第一端相连,所述第六电阻的第二端、第十晶体管的漏极、第四电容的第一端和第十电阻的第一端相连,所述第九晶体管的源极、第十晶体管的源极和第十一晶体管的漏极相连,所述第九晶体管的栅极、第一电容的第一端和第七电阻的第一端相连,所述第十晶体管的栅极、第二电容的第一端和第八电阻的第一端相连,所述第七电阻的第二端、第十二电阻的第一端和第十三晶体管的漏极相连,所述第八电阻的第二端、第十一电阻的第一端和第十二晶体管的漏极相连,所述第十一电阻的第二端与第十二电阻的第二端相连,所述第九电阻的第二端与第十二晶体管的栅极连接,所述第十电阻的第二端与第十三晶体管的栅极连接,所述第十二晶体管的源极、第十三晶体管的源极和第十四晶体管的漏极相连。

具体地,时钟校准电路结构图参照图4,利用可以产生正交信号的注入锁定振荡器,既不会像传统模拟域矫正那样在前置采样开关增加信号通路上的寄生效应,减小输入信号的带宽,又不会像数字域校正那样使用复杂的逻辑,并且结构简单,仅仅用到几级级联的CML可以直接将时钟偏差较准到6bit的ADC能够容忍的误差范围内。图为时钟校准电路结构图,由三级电路组成。第一级为两个CML电路,负责校准信号的差分性。第二级为注入锁定振荡器,负责进一步校准四个正交时钟的相位。第三级为输出驱动级,由反相器链组成,负责将衰减的信号恢复成完整的方波。

注入锁定振荡器参照图5,注入锁定振荡器的工作原理如下,当一个信号输入到M12的栅极IN1,在M12的漏极,信号会有180度相移,经过固定值电阻R8和电容C2到达M10栅极后后,信号会产生一个固定频率下的90度相移,此时累计270度相移。当信号继续经过M13、M9,最终回到M12的栅极,一共产生了1080度相移,即3×360度相移。故由管子M12、M10、M13、M9电阻R7、R8、电容C1和C2形成了一条正反馈环路,OUT1、OUT2、OUT3、OUT4四个点平分1080度,每两个之间相差270度。反馈越强烈,这四点的相移就会越精确接近270度,同时尾电流管M14和M11抑制了共模电平,使OUT1和OUT3、OUT2和OUT4之间的相位差更接近180度。同理,信号由IN2、IN3、IN4输入,也会产生相同的效应。

进一步作为本方法优选实施例,所述并转串电路采用六个二选一MUX。

具体地,并转串电路需要六个二选一MUX,时钟接在MUX的选通端口上,一个单独的MUX增加了两个D触发器,如图6所示,当时钟上升沿出现在数据跳变沿的之间,D触发器能够对此刻的数据IN1、IN2进行采样,并且保持在Q端。由于触发器输入输出之间有延时差,因此还需要加反相器调整MUX的时钟。调整后MUX时钟CLK’与采样后的数据IN1’、IN2’能够准确对齐,保证数据正确地串行输出。

一种四通道时间交织结构的ADC的工作原理,包括:

将输入的(f0)Hz时钟信号分成三路,其中第一路时钟信号分配给动态输入驱动,第二路时钟信号分配给并转串电路,第三路时钟信号分配给延时模块;

第三路时钟信号通过延时模块,将采样信号下降沿与动态b输入buffer的下降沿对准,再经过第三D触发器分频为(f0/2)Hz的时钟输入给时钟产生电路;

时钟产生电路产生频率为(f0/4)Hz、相位相互相差约90度的四路采样时钟给时钟校准电路;

产生频率为(f0/4)Hz、占空比为1/4、相位相互相差90度的四路选通信号给多路复用器;

四路采样时钟经过时钟校准电路后,输出精准相位差的采样控制信号给四个子ADC;

四个子ADC转换出四路(f0/4)bps相位相互正交的码字结果,由多路复用器整合成一路(f0)bps的数据,得到整合数据;

将整合数据通过并转串电路,将相邻的两位字码串行并通过CML输出驱动器驱动片外负载,得到以(2*f0)bps的数据率输出码字。

具体地,这一路(f0)bps的数据通过并转串电路,将相邻的两位字码通过一个端口串行以高一倍的频率输出,从而减少了一半个数的输出焊盘和CML输出驱动器。CML输出驱动器驱动片外负载,最终以(2*f0)bps的数据率输出码字。

进一步,还包括:

第一路时钟信号经过单转差电路,得到差分信号;

将差分信号的其中一路经过第一D触发器和第二D触发器,分频为(f0/4)Hz信号,得到分频后信号;

将分频后信号与第一子ADC的采样控制信号输入给鉴相器;

基于鉴相器判断两个信号相位差是否90°,并根据判断结果输出特定值电压。

上述方法实施例中的内容均适用于本系统实施例中,本系统实施例所具体实现的功能与上述方法实施例相同,并且达到的有益效果与上述方法实施例所达到的有益效果也相同。

以上是对本发明的较佳实施进行了具体说明,但本发明创造并不限于所述实施例,熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换,这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

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