一种MVB总线集线器的制作方法

专利检索2022-05-10  7


一种mvb总线集线器
技术领域
1.本发明涉及集线器技术领域,尤其是一种mvb总线集线器。


背景技术:

2.集线器的主要功能是对接收到的信号进行再生整形放大,以扩大网络的传输距离,同时把所有节点集中在以它为中心的节点上,构成网络的星型拓扑。
3.目前轨道交通专用总线—多功能车辆总线mvb采用总线型网络拓扑,没有类似于以太网网络的集线器设备,只有中继器设备,其作用为对信号进行再生整形放大,增加传输距离。
4.mvb中继器具有如下两个缺点:
5.1)只能对一路或两路信号进行中继,连接两个网络,无法形成星型拓扑结构,使总线的应用产生局限性。
6.2)中继器设备一般使用现场可编辑门阵列fpga对信号进行收发处理,需要对总线数据进行编解码处理,逻辑复杂,容易出故障。
7.因此,需要一种结构简单并能够实现mvb网络集线功能,对多路mvb信号进行再生整形放大,对数据转发,以增加网络的传输距离,增加节点数量的集线器。


技术实现要素:

8.本发明针对以上问题提出了一种mvb总线集线器。
9.本发明采用的技术手段如下:
10.一种mvb总线集线器,包括多组集线器单元和用于供电的电源;
11.所述集线器单元包括数据发送器、数据接收器、总线定时器、比较器电路以及逻辑门电路;
12.所述数据发送器的输入端通过数据发送总线与其它集线器单元的数据发送器的输入端连接,输出端与差分数据总线连接,用于将由数据发送总线接收的信号发送至所述差分数据总线中形成差分信号;
13.所述数据接收器的输入端与所述差分数据总线连接,输出端通过数据发送总线与其它集线器单元的数据接收器的输出端连接,用于接收所述差分数据总线的差分信号并发送至所述数据发送总线,所述数据发送器的输入端与数据接收器的输出端通过数据发送总线连接;
14.所述比较器电路的两个输入端与所述差分数据总线连接,输出端与另外两组集线器单元的逻辑门电路的输入端连接,用于采集所述差分数据总线的差分信号并判断所述差分数据总线上是否有信号传输,若是,输出高电平,若否,输出低电平;
15.所述逻辑门电路的两个输入端与另外两组集线器单元的比较器电路的输出端连接,输出端与所述数据接收器的使能端连接,用于根据输入端接收的信号控制所述数据接收器的使能;
16.所述总线定时器设置在所述比较器电路的输出端上,用于在所述比较器电路输出低电平时,开始计数,并在计数到溢时时间时溢出,进而控制与所述总线定时器连接的两个集线器单元的数据接收器处于接收状态。
17.进一步地,所述逻辑门电路为或非门。
18.进一步地,所述总线定时器的溢时时间为42.7us。
19.进一步地,所述数据发送器和所述数据接收器集成为一体化器件。
20.与现有技术比较,本发明公开的mvb总线集线器具有以下有益效果:1)本发明公开的mvb总线集线器具有多组集线器单元,且集线器单元包括数据发送器、数据接收器、总线定时器、比较器电路以及逻辑门电路组成,具有结构简单,能实现mvb网络集线功能,对多路mvb信号进行再生整形放大,对数据透明转发,以增加网络的传输距离,增加节点数量;
21.2)可将mvb网络连接为星型拓扑,便于总线分析设备等临时设备灵活接入网络。
附图说明
22.图1为本发明公开的mvb总线集线器的结构原理图;
23.图2为本发明公开的mvb总线集线器的一个实施例的结构图,图中包括3组集线器单元。
24.图中:1、数据发送器,2、数据接收器,3、总线定时器,4、比较器电路,5、逻辑门电路,6、数据发送总线,7、差分数据总线。
具体实施方式
25.如图1所示为本发明公开的mvb总线集线器,包括多组集线器单元和用于供电的电源(图中电源未示出);
26.所述集线器单元包括数据发送器1、数据接收器2、总线定时器3、比较器电路4以及逻辑门电路5;
27.所述数据发送器1的输入端通过数据发送总线6与其它集线器单元的数据发送器的输入端连接,输出端与差分数据总线7连接,用于将由数据发送总线6接收的信号发送至所述差分数据总线7中形成差分信号;
28.所述数据接收器2的输入端与所述差分数据总线7连接,输出端通过数据发送总线6与其它集线器单元的数据接收器的输出端连接,用于接收所述差分数据总线7的差分信号并发送至所述数据发送总线6,所述数据发送器1的输入端与数据接收器2的输出端通过数据发送总线6连接,数据发送器1和数据接收器2可以为两个独立的器件,优选地,数据发送器1和数据接收器2可以集成为一体化器件,例如可以采用max3088或ltc1485等器件;
29.所述比较器电路4的两个输入端与所述差分数据总线7连接,输出端与另外两组集线器单元的逻辑门电路5的输入端连接,用于采集所述差分数据总线7的差分信号并判断所述差分数据总线7上是否有信号传输,若是,输出高电平,若否,输出低电平;
30.所述逻辑门电路5的两个输入端与另外两组集线器单元的比较器电路4的输出端连接,输出端与所述数据接收器2的使能端连接,用于根据输入端接收的信号控制所述数据接收器2的使能,在本实施例中,所述逻辑门电路为或非门,一般采用74hc02芯片,逻辑门电路还可以由cpld,fpga等类型器件组成具有相同功能的单元;
31.所述总线定时器3设置在所述比较器电路4的输出端上,用于在所述比较器电路4输出低电平时,开始计数,并在计数到溢时时间时溢出,进而控制与所述总线定时器3连接的两个集线器单元的数据接收器2处于接收状态,即使用总线定时器实现数据发送器控制,一般的,所述总线定时器的溢时时间为42.7us,使其可以满足mvb协议标准里的时间,主从帧的间隔最大为42.7us。
32.具体地,如图2所示,本实施例中以集线器单元为3组进行描述,图2中由上向下依次为第一集线器单元、第二集线器单元和第三集线器单元;多组集线器单元的数据发送器的输入端和数据接收器的输出端通过同一数据发送总线连接,每一组集线器单元设有一个差分数据总线,数据发送器的输出端和数据接收器的输入端与差分数据总线连接。数据发送器和数据接收器使用半双工工作模式,即数据发送总线上的信号通过数据发送器可转换成差分数据总线中的差分信号并可通过差分数据总线输入至通讯网络中,也可以将通讯网络中的差分信号通过数据接收器转换成被微处理器接收的信号。任一时刻,数据发送器和数据接收器只能够有一个处于工作状态,通过数据接收器的使能端(re引脚)控制数据收发器所处的状态。比较器电路的两个输入端分别与差分数据总线中的两个总线连接,第一集线器单元的比较器电路的输出端与第二集线器单元和第三集线器单元的逻辑门电路的一个输入端连接,第二集线器单元的比较器电路的输出端与第一集线器单元和第三集线器单元的逻辑门电路的一个输入端连接,第三集线器单元的比较器电路的输出端与第一集线器单元和第二集线器单元的逻辑门电路的一个输入端连接,比较器电路的输出端上还分别设置有一个总线定时器。
33.本发明公开的mvb总线集线器可实现两种状态的切换:
34.1)仅有一个通道处于接收状态(一个集线器单元处于接收状态),其他通道处于发送状态(其他集线器单元处于发送状态);
35.2)所有通道均处于接收状态,数据发送总线和差分数据总线上没有数据;
36.本实施以第一集线器单元处于接收状态,第二和第三集线器单元处于发送状态进行描述信号传输的过程:
37.在空闲状态时,即mvb总线集线器上没有数据传输时,所有的集线器单元的差分数据总线上没有数据,因此差分数据总线的两个总线不存在压差,比较器输出低电平信号,启动总线定时器计数;总线定时器超时溢出后,总线定时器控制的数据接收器的使能端使得数据接收器处于接收状态,此时,所有的集线器单元(通道)均处于接收状态;
38.当第一集线器单元的差分数据总线接收到通讯网络中的差分信号时,第一集线器单元中的比较器电路的两输入端存在压差,比较器电路输出高电平信号,关闭第一集线器单元上的总线定时器,同时控制第二集线器单元和第三集线器单元的数据接收器处于发送状态,将第一集线器单元接收的数据进行转发。
39.当第一集线器单元数据接收并转发完成后,第一集线器单元的差分数据总线的两个总线不存在压差,第一集线器单元中的比较器电路输出低电平信号,启动第一集线器单元的总线定时器计数;总线定时器超时溢出后,总线定时器控制的第二和第三集线器单元的数据接收器的使能端使得数据接收器处于接收状态,此时,所有的集线器单元(通道)又均处于接收状态。
40.本发明的有益效果:本发明公开的mvb总线集线器由于采用无逻辑编程器件、无处
理器、无总线协议控制器的方法,仅使用定时器、收发器、简单逻辑芯片实现对信号放大,可实现mvb信号中继的功能,也可实现总线的集线功能,实现更加灵活的星型拓扑结构,便于mvb网络的装车施工应用。
41.以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,根据本发明的技术方案及其发明构思加以等同替换或改变,都应涵盖在本发明的保护范围之内。
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