三维（3D）半导体存储器件的制作方法

三维(3d)半导体存储器件
技术领域
1.本发明构思的实施方式总体上涉及半导体器件。更具体地，本发明构思的实施方式涉及具有改善的设计效率的三维(3d)半导体存储器件。


背景技术：

2.半导体器件已经高度集成以提供优异性能和低制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。典型的二维(2d)或平面半导体器件的集成密度可以主要由单位存储单元所占据的面积决定。因此，典型的2d半导体器件的集成密度可以极大地受到形成精细图案的技术影响。然而，因为需要极其昂贵的设备来形成精细图案，所以2d半导体器件的集成密度持续增大，但仍受到限制。因此，已经开发了三维(3d)半导体存储器件来克服上述限制。3d半导体存储器件可以包括三维布置的存储单元。


技术实现要素：

3.本发明构思的实施方式提供了具有提高的设计效率的三维(3d)半导体存储器件。
4.根据本发明构思的一方面，一种3d半导体存储器件可以包括：外围电路结构，包括第一行解码器区域、第二行解码器区域以及在第一行解码器区域与第二行解码器区域之间的控制电路区域；在外围电路结构上的第一电极结构和第二电极结构，其中第一电极结构和第二电极结构在第一方向上间隔开并且每个分别包括堆叠的电极；在外围电路结构上的模制结构，其中模制结构设置在第一电极结构与第二电极结构之间，并包括堆叠的牺牲层；垂直沟道结构，穿透第一电极结构和第二电极结构；分隔绝缘图案，提供在第一电极结构与模制结构之间并穿透模制结构；以及分隔结构，在第一方向上与第一电极结构交叉并延伸到分隔绝缘图案，其中分隔绝缘图案在第二方向上的最大宽度大于分隔结构在第二方向上的最大宽度。
5.根据本发明构思的一方面，一种3d半导体存储器件可以包括：衬底；电极结构，包括堆叠在衬底上的电极；模制结构，与电极结构交叉并在第一方向上延伸，模制结构在第二方向上将电极结构分为第一电极结构和第二电极结构并在第一方向上延伸；垂直沟道结构，穿透第一电极结构和第二电极结构；分隔绝缘图案，提供在第一电极结构与模制结构之间并穿透模制结构；以及分隔结构，在第二方向上与第一电极结构交叉并延伸到分隔绝缘图案，其中模制结构包括分别设置在与堆叠的电极相同的水平处的堆叠的牺牲层，当在平面中看时，分隔结构的端部被分隔绝缘图案围绕。
6.根据本发明构思的一方面，一种3d半导体存储器件可以包括：第一衬底；外围电路结构，在第一衬底上，外围电路结构包括第一行解码器区域、第二行解码器区域以及在第一行解码器区域与第二行解码器区域之间的控制电路区域；在外围电路结构上的第二衬底，第二衬底包括第一半导体层和第二半导体层；第一电极结构和第二电极结构，分别提供在第一半导体层和第二半导体层上，其中第一电极结构和第二电极结构在第一方向上间隔开
并分别包括堆叠的电极，第一电极结构具有与第一行解码器区域相邻的阶梯结构，第二电极结构具有与第二行解码器区域相邻的阶梯结构；在外围电路结构上的模制结构，模制结构设置在第一电极结构与第二电极结构之间，模制结构包括堆叠的牺牲层；第一垂直沟道结构，穿透第一电极结构以连接第一半导体层；第二垂直沟道结构，穿透第二电极结构以连接第二半导体层；分隔绝缘图案，提供在第一电极结构与模制结构之间并穿透模制结构；分隔结构，在第一方向上与第一电极结构交叉并延伸到分隔绝缘图案，分隔结构在第二方向上将第一电极结构的电极分为多个区段；层间绝缘层，覆盖第一电极结构和第二电极结构；位线，提供在层间绝缘层上并电连接到第一垂直沟道结构和第二垂直沟道结构；以及上互连线，电连接到第一电极结构的阶梯结构和第二电极结构的阶梯结构。第一垂直沟道结构和第二垂直沟道结构中的每个可以包括：垂直半导体图案，从第二衬底垂直地延伸；以及数据存储层，设置在垂直半导体图案与堆叠的电极之间。控制电路区域可以包括提供在第一电极结构之下的第一外围晶体管、提供在第二电极结构之下的第二外围晶体管以及在模制结构之下跨越的下互连线，第一外围晶体管通过下互连线电连接第二外围晶体管。
附图说明
7.在考虑了以下参照附图的详细描述之后，本发明构思将变得更加明显。
8.图1是示出根据本发明构思的实施方式的三维(3d)半导体存储器件的透视图。
9.图2是示出根据本发明构思的实施方式的3d半导体存储器件的平面(或俯视)图。
10.图3a、图3b、图3c、图3d和图3e是分别沿着图2的线i
‑
i'、ii
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ii'、iii
‑
iii'、iv
‑
iv'和v
‑
v'截取的截面图。
11.图4a至图8e示出了根据本发明构思的实施方式的制造3d半导体存储器件的方法，其中图4a、图5a、图6a、图7a和图8a是沿着图2的线i
‑
i'截取的截面图；图4b、图5b、图6b、图7b和图8b是沿着图2的线ii
‑
ii'截取的截面图；图7c和图8c是沿着图2的线iii
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iii'截取的截面图；图7d和图8d是沿着图2的线iv
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iv'截取的截面图；以及图8e是沿着图2的线v
‑
v'截取的截面图。
12.图9a、图9b和图9c是示出根据本发明构思的实施方式的制造3d半导体存储器件的方法的平面图。
13.图10是进一步示出作为比较例的制造半导体存储器件的方法的平面图。
14.图11是示出根据本发明构思的实施方式的3d半导体存储器件的平面图，图12a和图12b是分别沿着图11的线i
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i'和ii
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ii'截取的截面图。
15.图13和图14是沿着图2的线ii
‑
ii'截取的截面图，并示出了根据本发明构思的实施方式的3d半导体存储器件。
16.图15是沿着图2的线i
‑
i'截取的截面图，并示出了根据本发明构思的实施方式的3d半导体存储器件。
具体实施方式
17.贯穿书面描述和附图，相同的附图标记和标签用于表示相同或相似的元件和/或特征。贯穿书面描述，某些几何术语可以用于强调关于本发明构思的某些实施方式的元件、部件和/或特征之间的相对关系。本领域技术人员将认识到，这样的几何术语本质上是相对
的，在(多种)描述性关系方面是任意的和/或针对示出的实施方式的(多个)方面。几何术语可以包括例如：第一/第二/第三方向；高度/宽度；垂直/水平；顶部/底部；更高/更低；更近/更远；更厚/更薄；近/远；上方/下方；在
……
之下/在
……
之上；上部/下部；中央/侧面；周围；上覆/下覆；等。
18.图1是示出根据本发明构思的实施方式的三维(3d)半导体存储器件的透视图。
19.参照图1，3d半导体存储器件可以包括外围电路结构ps、在外围电路结构ps上的单元阵列结构cs、以及垂直地连接单元阵列结构cs和外围电路结构ps的(多个)贯通接触(未示出)。这里，当在平面中看时(即，当从俯视视角看时)，单元阵列结构cs可以至少部分地与外围电路结构ps重叠。
20.在一些实施方式中，外围电路结构ps可以包括行解码器、页缓冲器和各种控制电路。构成外围电路结构ps的外围逻辑电路可以集成在半导体衬底上。
21.单元阵列结构cs可以包括单元阵列，该单元阵列包括三维布置的多个存储单元。例如，单元阵列结构cs可以包括多个存储块blk0至blkn。存储块blk0至blkn中的每个可以包括三维布置的存储单元。
22.图2是示出根据本发明构思的实施方式的3d半导体存储器件的平面图。图3a、图3b、图3c、图3d和图3e(在下文中统称为“图3a至图3e”)是各种各样地沿着图2的线i
‑
i'、ii
‑
ii'、iii
‑
iii'、iv
‑
iv'和v
‑
v'截取的截面图。
23.参照图2，参照图1描述的外围电路结构ps和单元阵列结构cs可以设置在第一衬底sub上。单元阵列结构cs可以提供在外围电路结构ps上。
24.在一些实施方式中，第一衬底sub上的外围电路结构ps可以包括第一行解码器区域rd1、第二行解码器区域rd2、第一页缓冲器区域pbr1、第二页缓冲器区域pbr2和控制电路区域cc。控制电路区域cc可以设置在第一行解码器区域rd1与第二行解码器区域rd2之间以及在第一页缓冲器区域pbr1与第二页缓冲器区域pbr2之间。
25.控制电路区域cc可以包括在第二方向d2(例如，基本上平行于第一衬底的主表面的第二横向方向)上布置的第一侧s1和相对的第二侧s2。第一侧s1和第二侧s2可以在第一方向d1(例如，与第二横向方向交叉的第一横向方向)上延伸。控制电路区域cc还可以包括在第一方向d1上布置的第三侧s3和相对的第四侧s4。第三侧s3和第四侧s4可以在第二方向d2上延伸。
26.第一行解码器区域rd1和第二行解码器区域rd2可以分别与控制电路区域cc的第一侧s1和第二侧s2相邻地提供。第一页缓冲器区域pbr1和第二页缓冲器区域pbr2可以分别与控制电路区域cc的第三侧s3和第四侧s4相邻地提供。
27.外围电路结构ps上的单元阵列结构cs可以包括第一下半导体层lsl1和第二下半导体层lsl2。第一下半导体层lsl1和第二下半导体层lsl2可以在第二方向d2上间隔开。第一下半导体层lsl1和第二下半导体层lsl2可以提供在控制电路区域cc上，并且可以与控制电路区域cc垂直地重叠。当在平面中看时，第一下半导体层lsl1和第二下半导体层lsl2中的每个可以具有四边形板形状。
28.单元阵列结构cs还可以包括第一电极结构st1、第二电极结构st2以及设置在第一电极结构st1与第二电极结构st2之间的模制结构mo。第一电极结构st1和第二电极结构st2可以分别提供在第一下半导体层lsl1和第二下半导体层lsl2上。第一电极结构st1和第二
电极结构st2可以在第二方向d2上间隔开。模制结构mo可以设置在第一电极结构st1与第二电极结构st2之间，以连接第一电极结构st1和第二电极结构st2。第一电极结构st1和第二电极结构st2中的每个可以包括以上参照图1描述的存储块blk0至blkn。
29.多个分隔结构sps可以与第一电极结构st1和第二电极结构st2中的每个交叉，并且可以在第二方向d2上延伸。当在平面中看时，每个分隔结构sps可以具有线形状。
30.多个分隔绝缘图案isp可以沿着第一电极结构st1与模制结构mo之间的边界在第一方向d1上布置。多个分隔绝缘图案isp可以沿着第二电极结构st2与模制结构mo之间的边界在第一方向d1上布置。
31.每个分隔绝缘图案isp可以提供在分隔结构sps的一端。即，分隔结构sps的一端可以与分隔绝缘图案isp重叠。分隔绝缘图案isp在第一方向d1上的宽度可以大于分隔结构sps在第一方向d1上的宽度。
32.在一些实施方式中，单元阵列结构cs可以具有连接区域cnr、单元阵列区域car以及在单元阵列区域car之间的分隔区域ser。第一电极结构st1和第二电极结构st2中的每个可以提供在连接区域cnr和单元阵列区域car中。模制结构mo可以提供在分隔区域ser中。
33.根据一些实施方式，构成外围电路结构ps的外围逻辑电路可以自由地设置在单元阵列结构cs之下。
34.将参照图2和图3a至图3e更详细地描述根据本发明构思的实施方式的3d半导体存储器件。包括外围晶体管ptr的外围电路结构ps可以设置在第一衬底sub上。第一衬底sub可以包括硅衬底、硅锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。第一衬底sub可以包括由器件隔离层dil限定的有源区域。
35.外围电路结构ps可以包括设置在第一衬底sub的有源区域上的多个外围晶体管ptr。外围晶体管ptr可以设置在第一行解码器区域rd1和第二行解码器区域rd2、第一页缓冲器区域pbr1和第二页缓冲器区域pbr2以及控制电路区域cc中。
36.外围电路结构ps可以包括在外围晶体管ptr上的下互连线inl、以及垂直地连接下互连线inl的通路vi。外围接触pcnt可以提供在下互连线inl中最下面的一条与外围晶体管ptr之间，以电连接最下面的下互连线inl和外围晶体管ptr。
37.外围电路结构ps还可以包括覆盖外围晶体管ptr和下互连线inl的第一层间绝缘层ild1。第一层间绝缘层ild1可以包括堆叠的绝缘层。例如，第一层间绝缘层ild1可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一种。
38.单元阵列结构cs可以提供在外围电路结构ps的第一层间绝缘层ild1上。在下文中，将更详细地描述单元阵列结构cs。
39.第二层间绝缘层ild2和第二衬底sl可以提供在第一层间绝缘层ild1上。第二衬底sl可以提供在第二层间绝缘层ild2中。例如，当在平面中看时，第二衬底sl可以具有四边形板形状。第二衬底sl可以支撑提供在其上的第一电极结构st1和第二电极结构st2。
40.第二衬底sl可以包括上述第一下半导体层lsl1和第二下半导体层lsl2。第二衬底sl还可以包括依次堆叠在第一下半导体层lsl1和第二下半导体层lsl2中的每个上的源极半导体层ssl和上半导体层usl。第一下半导体层lsl1和第二下半导体层lsl2、源极半导体层ssl以及上半导体层usl中的每个可以包括半导体材料(例如，硅(si)、锗(ge)、硅锗(sige)、镓砷(gaas)、铟镓砷(ingaas)、铝镓砷(algaas)或其任何组合)。第一下半导体层
lsl1和第二下半导体层lsl2、源极半导体层ssl以及上半导体层usl中的每个可以是单晶的、非晶的和/或多晶的。例如，第一下半导体层lsl1和第二下半导体层lsl2、源极半导体层ssl和上半导体层usl中的每个可以包括掺杂的n型多晶硅层。下半导体层lsl1或lsl2、源极半导体层ssl和上半导体层usl的掺杂剂浓度可以彼此不同。
41.源极半导体层ssl可以设置在下半导体层lsl1或lsl2与上半导体层usl之间。下半导体层lsl1或lsl2和上半导体层usl可以通过源极半导体层ssl彼此电连接。例如，当在平面中看时，上半导体层usl和源极半导体层ssl可以与其之下的下半导体层lsl1或lsl2重叠。
42.再次参照图3b和图3c，第三绝缘层il3、下牺牲层lhl和第四绝缘层il4可以在分隔区域ser中依次堆叠。第三绝缘层il3、下牺牲层lhl和第四绝缘层il4可以提供在与源极半导体层ssl相同的水平处。例如，第三绝缘层il3的底表面可以与源极半导体层ssl的底表面共面，第四绝缘层il4的顶表面可以与源极半导体层ssl的顶表面共面。
43.再次参照图2和图3a至图3e，第一电极结构st1和第二电极结构st2可以提供在第二衬底sl上。第一电极结构st1和第二电极结构st2中的每个可以包括在第二衬底sl上沿第三方向d3(例如，与第一方向d1和第二方向d2基本上正交的垂直方向)堆叠的电极el。第一电极结构st1和第二电极结构st2中的每个还可以包括将堆叠的电极el彼此分隔开的第一绝缘层il1。第一绝缘层il1和电极el可以在第三方向d3上交替地堆叠。
44.第一电极结构st1和第二电极结构st2中的每个可以从单元阵列区域car延伸到连接区域cnr中。第一电极结构st1和第二电极结构st2中的每个可以在连接区域cnr中具有阶梯结构sts。随着距单元阵列区域car的距离增大，阶梯结构sts的高度可以减小。
45.在第一电极结构st1和第二电极结构st2中的每个中，最下面的电极el可以是下选择线。最上面的电极el可以是上选择线。除了下选择线和上选择线以外的其它电极el可以是字线。
46.电极el可以包括导电材料。例如，电极el可以包括掺杂的半导体材料(例如，掺杂的硅)、金属(例如，钨、铜或铝)、导电的金属氮化物(例如，钛氮化物或钽氮化物)和过渡金属(例如，钛或钽)中的至少一种。在某些实施方式中，每个第一绝缘层il1可以包括硅氧化物层。
47.第一电极结构st1和第二电极结构st2中的每个还可以包括第二绝缘层il2。第二绝缘层il2可以选择性地提供在单元阵列区域car中，但是可以不提供在连接区域cnr中。第二绝缘层il2的厚度可以大于第一绝缘层il1的厚度。第二绝缘层il2可以包括与第一绝缘层il1相同的绝缘材料。在某些实施方式中，第二绝缘层il2可以包括硅氧化物层。
48.穿透第一电极结构st1和第二电极结构st2的多个垂直沟道结构vs可以提供在单元阵列区域car中。垂直沟道结构vs可以在第二方向d2上布置。每个垂直沟道结构vs可以包括垂直绝缘图案vp、垂直半导体图案sp和填充绝缘图案vi。垂直半导体图案sp可以设置在垂直绝缘图案vp与填充绝缘图案vi之间。导电垫pad可以提供在每个垂直沟道结构vs的上部中。
49.填充绝缘图案vi可以具有圆柱形状。垂直半导体图案sp可以覆盖填充绝缘图案vi的外表面，并且可以在第三方向d3上从下半导体层lsl1或lsl2延伸到导电垫。垂直半导体图案sp可以具有拥有敞开的顶端的管形状。垂直绝缘图案vp可以覆盖垂直半导体图案sp的
外表面，并且可以在第三方向d3上从下半导体层lsl1或lsl2延伸到第二绝缘层il2的顶表面。垂直绝缘图案vp可以具有拥有敞开的顶端的管形状。垂直绝缘图案vp可以设置在电极结构st1或st2与垂直半导体图案sp之间。
50.垂直绝缘图案vp可以由单层或多层形成。在某些实施方式中，垂直绝缘图案vp可以包括数据存储层。例如，垂直绝缘图案vp可以是nand闪存器件的数据存储层，并且可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。
51.例如，电荷存储层可以包括陷阱绝缘层、浮置栅电极和/或包含导电纳米点的绝缘层。电荷存储层可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和层叠陷阱层中的至少一种。隧道绝缘层可以包括其能带隙大于电荷存储层的能带隙的材料。例如，隧道绝缘层可以包括高k电介质层(例如，铝氧化物层或铪氧化物层)和硅氧化物层中的至少一种。这里，阻挡绝缘层可以包括硅氧化物层。
52.垂直半导体图案sp可以包括诸如硅(si)、锗(ge)或其组合的半导体材料。垂直半导体图案sp可以包括掺杂的半导体材料或无掺杂的本征半导体材料。包括半导体材料的垂直半导体图案sp可以用作构成nand单元串的晶体管的沟道。
53.导电垫pad可以覆盖垂直半导体图案sp的顶表面和填充绝缘图案vi的顶表面。导电垫可以包括掺杂的半导体材料和/或导电材料。位线接触插塞bplg可以通过导电垫电连接到垂直半导体图案sp。
54.源极半导体层ssl可以与每个垂直半导体图案sp的下部的侧壁直接接触。源极半导体层ssl可以将多个垂直半导体图案sp彼此电连接。即，垂直半导体图案sp可以电连接到第二衬底sl。第二衬底sl可以用作存储单元的源极。公共源极电压可以被施加到第二衬底sl。
55.根据实施方式的3d半导体存储器件可以是3d nand闪存器件。nand单元串可以集成在下半导体层lsl1和lsl2上的电极结构st1和st2处。即，第一电极结构st1和第二电极结构st2以及穿透它们的垂直沟道结构vs可以构成三维地布置在第二衬底sl上的存储单元。第一电极结构st1和第二电极结构st2的电极el可以用作存储晶体管(即，存储单元)的栅电极。
56.模制结构mo可以提供在分隔区域ser中。模制结构mo可以设置在第一电极结构st1与第二电极结构st2之间，以物理地连接第一电极结构st1和第二电极结构st2。当在平面中看时，模制结构mo可以在第一电极结构st1与第二电极结构st2之间沿第一方向d1延伸。
57.模制结构mo可以包括在第二层间绝缘层ild2上沿第三方向d3堆叠的牺牲层hl。第一绝缘层il1可以在堆叠的牺牲层hl之间延伸以将牺牲层hl彼此分隔开。即，第一绝缘层il1和模制结构mo的牺牲层hl可以在第三方向d3上交替地堆叠。第二绝缘层il2可以提供在模制结构mo的最上部中。模制结构mo可以与第一电极结构st1和第二电极结构st2共用第一绝缘层il1和第二绝缘层il2。
58.牺牲层hl可以分别提供在与第一电极结构st1和第二电极结构st2的电极el相同的水平处。即，模制结构mo的牺牲层hl可以物理地连接第一电极结构st1的电极el和第二电极结构st2的电极el。牺牲层hl可以包括诸如硅氮化物或硅氮氧化物的绝缘材料。因为第一绝缘层il1、第二绝缘层il2和牺牲层hl由绝缘材料形成，所以模制结构mo可以是绝缘体。
59.参照图3b，穿透模制结构mo的虚设结构ds可以提供在分隔区域ser中。与上述垂直
沟道结构vs一样，虚设结构ds可以包括垂直绝缘图案vp、垂直半导体图案sp和填充绝缘图案vi。然而，与垂直沟道结构vs不同，虚设结构ds可以不用作存储单元的沟道。如下文所述，虚设结构ds不电连接到位线bl和上互连线uil。即，虚设结构ds就是不执行电路功能的虚设结构。然而，虚设结构ds可以用作至少部分地物理地支撑模制结构mo的柱(即，支撑件)。
60.第三层间绝缘层ild3可以提供在第二衬底sl上。第三层间绝缘层ild3可以覆盖第一电极结构st1和第二电极结构st2的阶梯结构sts。第四层间绝缘层ild4可以提供在第三层间绝缘层ild3上。
61.多个分隔结构sps可以穿透第一电极结构st1和第二电极结构st2中的每个。分隔结构sps可以彼此平行地布置并在第二方向d2上延伸。例如，一个电极el可以被分隔结构sps水平地分成多个电极el(见例如图3e)。被分隔结构sps划分的多个电极el可以平行地布置并在第二方向d2上延伸。
62.分隔结构sps可以穿透电极结构st1或st2以延伸到下半导体层lsl1或lsl2。分隔结构sps可以包括诸如硅氧化物的绝缘材料。
63.多个分隔绝缘图案isp可以穿透模制结构mo。参照图3c，分隔绝缘图案isp可以与分隔结构sps的延伸到模制结构mo的端部en接触。分隔绝缘图案isp可以穿透模制结构mo，但是可以不延伸到下半导体层lsl1或lsl2。即，分隔绝缘图案isp的底表面可以高于分隔结构sps的底表面。同时，分隔绝缘图案isp的顶表面、分隔结构sps的顶表面和第四层间绝缘层ild4的顶表面可以共面。
64.参照图3d，分隔绝缘图案isp在第一方向d1上的最大宽度可以是第一宽度w1。参照图3e，分隔结构sps在第一方向d1上的最大宽度可以是第二宽度w2。第一宽度w1可以大于第二宽度w2。即，如图2所示，分隔绝缘图案isp可以围绕分隔结构sps的端部。
65.位线接触插塞bplg可以穿透第四层间绝缘层ild4，以分别连接到导电垫pad。多条位线bl可以设置在第四层间绝缘层ild4上。位线bl可以在第一方向d1上彼此平行地延伸。每条位线bl可以通过位线接触插塞bplg电连接到垂直半导体图案sp。
66.参照图3a，多个单元接触插塞plg可以提供在连接区域cnr中。单元接触插塞plg可以穿透第三层间绝缘层ild3和第四层间绝缘层ild4，以分别连接到构成阶梯结构sts的电极el。多条上互连线uil可以设置在第四层间绝缘层ild4上。每条上互连线uil可以通过单元接触插塞plg电连接到电极el。
67.参照图3a，至少一个贯通接触tvs可以提供在第一行解码器区域rd1和第二行解码器区域rd2上。贯通接触tvs可以穿透第四层间绝缘层ild4、第三层间绝缘层ild3和第二层间绝缘层ild2，以连接到最上面的下互连线inl。第一行解码器区域rd1和第二行解码器区域rd2可以通过贯通接触tvs电连接到上互连线uil。即，单元阵列结构cs的电极el可以通过贯通接触tvs电连接到外围电路结构ps的行解码器。
68.在一些实施方式中，第一行解码器区域rd1和第二行解码器区域rd2可以包括传输晶体管。单元阵列结构cs的字线可以通过传输晶体管连接到行解码器。
69.参照图3b和图3c，至少一个贯通接触tvs可以提供在分隔区域ser中。贯通接触tvs可以穿透模制结构mo以连接最上面的下互连线inl。控制电路区域cc可以通过贯通接触tvs电连接到位线bl。
70.在一些实施方式中，模制结构mo可以提供在第一电极结构st1与第二电极结构st2
之间，以物理地支撑第一电极结构st1和第二电极结构st2。因此，可以在第一电极结构st1和第二电极结构st2中的电极el的形成期间防止第一电极结构st1和第二电极结构st2倒塌或倾斜。
71.第一电极结构st1和第二电极结构st2可以通过模制结构mo电隔离。第一行解码器区域rd1可以设置在第一电极结构st1的一侧，第二行解码器区域rd2可以设置在第二电极结构st2的一侧。因此，第一电极结构st1和第二电极结构st2可以作为彼此独立的存储块操作。结果，在根据本发明构思的实施方式的3d半导体存储器件中，存储块的数量可以增加，并且存储块中的一个或更多个可以用作修复块(repair block)。
72.在一些实施方式中，单元阵列结构cs可以被分隔区域ser的模制结构mo分为第一电极结构st1和第二电极结构st2。因为模制结构mo仅提供在单元阵列结构cs中，所以在分隔区域ser之下的外围电路结构ps可以不受分隔区域ser影响，而是可以被保持为单个电路结构。结果，控制电路区域cc所占据的面积可以拓宽或增大。控制电路区域cc可以在第一电极结构st1和第二电极结构st2之下实现(多个)全局内部连接。即，第一电极结构st1之下的第一外围晶体管ptra和第二电极结构st2之下的第二外围晶体管ptrb可以通过在模制结构mo之下延伸或跨越的下互连线inl彼此电连接(见例如图3b)。因此，根据本发明构思的某些实施方式，可以提高外围电路的设计效率。
73.图4a、图4b、图5a、图5b、图6a、图6b、图7a、图7b、图7c、图7d、图8a、图8b、图8c、图8d和图8e共同示出了根据本发明构思的实施方式的制造3d半导体存储器件的(多种)方法。这里，图4a、图5a、图6a、图7a和图8a是沿着图2的线i
‑
i'截取的截面图；图4b、图5b、图6b、图7b和图8b是沿着图2的线ii
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ii'截取的截面图；图7c和图8c是沿着图2的线iii
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iii'截取的截面图；图7d和图8d是沿着图2的线iv
‑
iv'截取的截面图；图8e是沿着图2的线v
‑
v'截取的截面图。
74.参照图2、图4a和图4b，可以在第一衬底sub上形成外围电路结构ps。外围电路结构ps的形成可以包括在第一衬底sub上形成外围晶体管ptr、以及在外围晶体管ptr上形成下互连线inl。
75.例如，外围晶体管ptr的形成可以包括在第一衬底sub中形成器件隔离层dil以限定有源区域、在有源区域上形成栅极绝缘层和栅电极、以及将掺杂剂注入到有源区域中以形成源极/漏极区域。
76.可以形成第一层间绝缘层ild1，其覆盖外围晶体管ptr和下互连线inl。可以在第一层间绝缘层ild1上形成第一下半导体层lsl1和第二下半导体层lsl2。第一下半导体层lsl1和第二下半导体层lsl2的形成可以包括在第一层间绝缘层ild1上形成下半导体层、以及将下半导体层图案化为四边形板形状。
77.第一下半导体层lsl1和第二下半导体层lsl2可以包括诸如多晶硅的半导体材料。第一下半导体层lsl1和第二下半导体层lsl2可以在第二方向d2上间隔开。可以形成绝缘层以填充第一下半导体层lsl1与第二下半导体层lsl2之间的空间。
78.可以在第一下半导体层lsl1和第二下半导体层lsl2上依次形成第三绝缘层il3、下牺牲层lhl和第四绝缘层il4。例如，第三绝缘层il3和第四绝缘层il4中的每个可以包括硅氧化物层，下牺牲层lhl可以包括硅氮化物层或硅氮氧化物层。
79.可以在第四绝缘层il4上形成上半导体层usl。上半导体层usl可以被图案化以被
分为分别与第一下半导体层lsl1和第二下半导体层lsl2重叠的区段。这些区段可以被称为上半导体层usl。可以形成绝缘层以填充上半导体层usl之间的空间。
80.第一下半导体层lsl1和第二下半导体层lsl2、下牺牲层lhl以及上半导体层usl可以构成第二衬底sl。形成在与第二衬底sl相同的水平处的绝缘层可以构成第二层间绝缘层ild2。
81.参照图2、图5a和图5b，可以在第二衬底sl上形成模制结构mo。例如，可以在第二衬底sl上交替地堆叠第一绝缘层il1和牺牲层hl以形成模制结构mo。第二绝缘层il2可以形成在模制结构mo的最上面的层处。
82.第一绝缘层il1、牺牲层hl和第二绝缘层il2可以使用热化学气相沉积(热cvd)工艺、等离子体增强cvd工艺、物理cvd工艺和/或原子层沉积(ald)工艺来沉积。例如，每个第一绝缘层il1可以包括硅氧化物层，每个牺牲层hl可以包括硅氮化物层或硅氮氧化物层。
83.可以在连接区域cnr的模制结构mo处形成阶梯结构sts。例如，可以对模制结构mo执行循环工艺以在连接区域cnr中形成阶梯结构sts。阶梯结构sts的形成可以包括在模制结构mo上形成掩模图案(未示出)、以及多次使用该掩模图案重复地执行循环工艺。该循环工艺可以包括通过使用掩模图案作为蚀刻掩模来蚀刻模制结构mo的一部分的工艺以及收缩掩模图案的修整工艺。
84.参照图2、图6a和图6b，可以在模制结构mo上形成第三层间绝缘层ild3。第三层间绝缘层ild3的形成可以包括形成覆盖模制结构mo的厚绝缘层、以及对厚绝缘层执行平坦化工艺直到暴露第二绝缘层il2。因此，第三层间绝缘层ild3可以覆盖阶梯结构sts。
85.可以形成沟道孔ch以穿透单元阵列区域car的模制结构mo。沟道孔ch可以暴露第一下半导体层lsl1和第二下半导体层lsl2。每个沟道孔ch的底表面可以位于下半导体层lsl1或lsl2的底表面和顶表面之间的水平处。例如，沟道孔ch的形成可以包括在模制结构mo上形成具有限定沟道孔ch的开口的掩模图案(未示出)、以及使用该掩模图案作为蚀刻掩模来各向异性地蚀刻模制结构mo。
86.当在平面中看时，沟道孔ch可以在一个方向上以线或z字形形式布置。用于形成沟道孔ch的各向异性蚀刻工艺可以是等离子体蚀刻工艺、反应离子蚀刻(rie)工艺、电感耦合等离子体反应离子蚀刻(icp
‑
rie)工艺或离子束蚀刻(ibe)工艺。
87.可以形成虚设孔dh以穿透分隔区域ser的模制结构mo。虚设孔dh可以与沟道孔ch同时形成。即，可以通过上述各向异性蚀刻工艺同时形成沟道孔ch和虚设孔dh。沟道孔ch和虚设孔dh可以排出留在模制结构mo中的气体。
88.可以分别在沟道孔ch中形成垂直沟道结构vs。垂直沟道结构vs的形成可以包括在沟道孔ch的内表面上依次形成垂直绝缘层、垂直半导体层和填充绝缘层以及执行平坦化工艺直到暴露第二绝缘层il2的顶表面。垂直绝缘层和垂直半导体层可以共形地形成。
89.即，可以形成垂直绝缘图案vp，其覆盖沟道孔ch的内表面。垂直绝缘图案vp可以具有拥有敞开的顶端的管形状。垂直绝缘图案vp可以包括数据存储层。可以形成垂直半导体图案sp，其覆盖垂直绝缘图案vp的内表面。垂直半导体图案sp可以具有拥有敞开的顶端的管形状。可以形成填充绝缘图案vi，其填充垂直半导体图案sp的管形状的内部。垂直绝缘图案vp、垂直半导体图案sp和填充绝缘图案vi可以构成垂直沟道结构vs。可以在每个垂直沟道结构vs上形成导电垫pad。
90.可以分别在虚设孔dh中形成虚设结构ds。虚设结构ds可以与垂直沟道结构vs同时形成。因此，每个虚设结构ds可以包括与垂直沟道结构vs(例如，垂直绝缘图案vp、垂直半导体图案sp和填充绝缘图案vi)相同的(多种)材料。
91.图9a、图9b和图9c是示出根据本发明构思的实施方式的制造3d半导体存储器件的方法的相应平面图。参照图9a、图9b和图9c，将描述在保留分隔区域ser的模制结构mo的牺牲层hl的同时用电极el替换单元阵列区域car的牺牲层hl的方法。
92.参照图2、图7a、图7b、图7c、图7d和图9a，可以在模制结构mo和第三层间绝缘层ild3上形成第四层间绝缘层ild4。可以通过使用图案化模制结构mo的工艺在单元阵列区域car与分隔区域ser之间的边界处形成分隔绝缘图案isp。分隔绝缘图案isp可以沿着所述边界在第一方向d1上布置。(见例如图9a)。
93.即，分隔绝缘图案isp的形成可以包括形成穿透模制结构mo的通孔、以及用绝缘材料填充通孔。通孔可以通过各向异性地蚀刻模制结构mo直到暴露上半导体层usl来形成。
94.参照图2、图8a、图8b、图8c、图8d、图8e和图9b，可以图案化模制结构mo，以形成穿透模制结构mo的多个切割沟槽ctr。切割沟槽ctr可以在连接区域cnr和单元阵列区域car中沿第二方向d2彼此平行地延伸。切割沟槽ctr可以不形成在分隔区域ser中。
95.切割沟槽ctr可以暴露第一下半导体层lsl1和第二下半导体层lsl2。切割沟槽ctr可以暴露模制结构mo的牺牲层hl。(见例如图8e)。切割沟槽ctr可以暴露下牺牲层lhl的侧壁。
96.参照图9b，可以在分隔绝缘图案isp中形成每个切割沟槽ctr的端部en。可以通过用于形成切割沟槽ctr的蚀刻工艺来蚀刻分隔绝缘图案isp的一部分。然而，因为分隔绝缘图案isp的宽度大于切割沟槽ctr的宽度，所以当在平面中看时，分隔绝缘图案isp可以围绕切割沟槽ctr的端部en。结果，切割沟槽ctr的端部en可以被分隔绝缘图案isp围绕，并因此可以不暴露模制结构mo的牺牲层hl。
97.参照图2、图8a、图8b、图8c、图8d和图8e，可以用源极半导体层ssl替换由切割沟槽ctr暴露的下牺牲层lhl。即，可以选择性地去除由切割沟槽ctr暴露的下牺牲层lhl。每个垂直沟道结构vs的垂直绝缘图案vp的下部可以通过下牺牲层lhl的去除而暴露。
98.可以使用湿蚀刻工艺各向同性地执行下牺牲层lhl的去除。因此，与切割沟槽ctr相邻的下牺牲层lhl可以被去除，但是与切割沟槽ctr间隔开的下牺牲层lhl可以不被去除，而是可以保留。例如，如图8b和图8c所示，位于分隔区域ser的中央区域中的下牺牲层lhl可以不被去除而是可以保留。
99.可以选择性地去除垂直绝缘图案vp的通过下牺牲层lhl的去除而暴露的下部。因此，可以暴露垂直半导体图案sp的下部。第三绝缘层il3和第四绝缘层il4可以在垂直绝缘图案vp的下部的去除期间被一起去除。
100.源极半导体层ssl可以形成在通过下牺牲层lhl的去除而形成的空间中。源极半导体层ssl可以与垂直半导体图案sp的暴露的下部直接接触。源极半导体层ssl可以与在其之下的下半导体层lsl1或lsl2直接接触。源极半导体层ssl可以与其上的上半导体层usl直接接触。
101.源极半导体层ssl的形成可以使用仅在通过下牺牲层lhl的去除而形成的空间中经由切割沟槽ctr选择性地沉积半导体材料(例如，多晶硅)的工艺。因此，切割沟槽ctr可以
不被半导体材料填充，而是可以保留为空的空间。
102.参照图2、图3a、图3b、图3c、图3d、图3e和图9c，可以分别用电极el替换由切割沟槽ctr暴露的牺牲层hl，因此可以形成第一电极结构st1和第二电极结构st2。详细地，可以选择性地去除通过切割沟槽ctr暴露的牺牲层hl。电极el可以形成在分别由于牺牲层hl的去除而导致的空间中。
103.如上所述，分隔绝缘图案isp可以防止分隔区域ser的牺牲层hl被切割沟槽ctr暴露。因此，分隔区域ser的牺牲层hl可以不被电极el替换而是可以保留。即，可以保留分隔区域ser的模制结构mo。
104.在电极el的形成期间，通过单元阵列区域car的牺牲层hl的去除，堆叠结构可能在结构上变得不稳定。这种结果可能因为腔形成在堆叠结构中而出现。然而，在一些实施方式中，分隔区域ser的模制结构mo的牺牲层hl可以不被去除，而是可以保留。因此，分隔区域ser的模制结构mo可以用作堆叠结构的支撑件。因此，可以在第一电极结构st1和第二电极结构st2的形成期间防止第一电极结构st1和第二电极结构st2倒塌或倾斜。
105.可以通过用绝缘材料填充切割沟槽ctr来形成分隔结构sps。分隔结构sps可以将布置在相同水平处的电极el节点分隔开。
106.可以在第一行解码器区域rd1和第二行解码器区域rd2上形成至少一个贯通接触tvs。可以在分隔区域ser中形成至少一个贯通接触tvs。贯通接触tvs可以从第四层间绝缘层ild4延伸到外围电路结构ps。
107.可以形成位线接触插塞bplg以穿透第四层间绝缘层ild4。位线接触插塞bplg可以分别连接到导电垫pad。可以形成单元接触插塞plg以穿透第三层间绝缘层ild3和第四层间绝缘层ild4。单元接触插塞plg可以分别连接到电极el。可以在第四层间绝缘层ild4上形成位线bl和上互连线uil。位线bl可以电连接到位线接触插塞bplg，上互连线uil可以电连接到单元接触插塞plg。
108.图10是进一步示出作为比较例的制造半导体存储器件的方法的平面图。这里，现在将参照图10描述当省略本发明构思的某些实施方式中包括的分隔绝缘图案isp时可能发生的工艺缺陷。
109.可以通过各向同性蚀刻工艺经由切割沟槽ctr去除与切割沟槽ctr相邻的牺牲层hl。因为不存在分隔绝缘图案isp，所以切割沟槽ctr的端部en也可以暴露牺牲层hl。因此，分隔区域ser的牺牲层hl的一部分可以通过所述各向同性蚀刻工艺被去除。
110.电极el可以形成在通过牺牲层hl的去除而形成的区域中。同时，电极el也可以形成在分隔区域ser中。因此，分隔区域ser的电极el可以连接单元阵列区域car的电极el。因此，电极el可能没有被节点分隔开，而是可能彼此连接。
111.图11是示出根据本发明构思的实施方式的3d半导体存储器件的平面图。图12a和图12b是分别沿着图11的线i
‑
i'和ii
‑
ii'截取的截面图。这里为简洁起见，将省略对图2、图3a、图3b、图3c、图3d和图3e所示的实施方式的先前(且通常适用的)描述。因此，将仅描述图11、图12a和图12b的实施方式与图2、图3a、图3b、图3c、图3d和图3e的实施方式之间的实质区别。
112.参照图11、图12a和图12b，分隔绝缘图案isp可以在第二方向d2上与分隔区域ser交叉。分隔绝缘图案isp可以具有在第二方向d2上延伸的线形状。分隔绝缘图案isp可以具
有在单元阵列区域car与分隔区域ser之间的边界处拥有更大宽度的哑铃形状。
113.如图12a和图12b所示，分隔绝缘图案isp可以穿透模制结构mo。至少一个贯通接触tvs可以穿透分隔绝缘图案isp，以连接到外围电路结构ps。
114.图13和图14是沿着图2的线ii
‑
ii'截取的截面图，并示出了根据本发明构思的实施方式的3d半导体存储器件。如前，将仅描述图13和图14的实施方式与图2、图3a、图3b、图3c、图3d和图3e的实施方式之间的实质区别。
115.参照图13，虚设接触dtvs可以提供在分隔区域ser中。虚设接触dtvs可以穿透模制结构mo，以连接到上半导体层usl。然而，虚设接触dtvs可以不电连接到位线bl和上互连线uil，因此可以是不执行电路功能的虚设件。虚设接触dtvs的形成可以包括形成穿透模制结构mo的接触孔的工艺。留在模制结构mo中的工艺副产物(例如，气体)可以通过接触孔排放到外部。
116.参照图14，第三下半导体层lsl3可以提供在分隔区域ser中。第三下半导体层lsl3可以设置在第一下半导体层lsl1与第二下半导体层lsl2之间。贯通接触tvs可以连接到第三下半导体层lsl3。贯通接触tvs可以电连接到其上的接地线gil。因此，接地电压可以被施加到第三下半导体层lsl3。因为接地电压被施加到第三下半导体层lsl3，所以可以防止第一下半导体层lsl1与第二下半导体层lsl2之间的耦合现象。
117.图15是沿着图2的线i
‑
i'截取的截面图，并示出了根据本发明构思的实施方式的3d半导体存储器件。再一次，将仅描述图15的实施方式与图2、图3a、图3b、图3c、图3d和图3e的实施方式之间的实质区别。
118.参照图15，第一电极结构st1和第二电极结构st2中的每个可以包括下结构sta和在下结构sta上的上结构stb。
119.下结构sta可以包括在第二衬底sl上沿第三方向d3堆叠的第一电极el1。下结构sta还可以包括将堆叠的第一电极el1彼此分隔开的第一绝缘层il1。下结构sta的第一绝缘层il1和第一电极el1可以在第三方向d3上交替地堆叠。第二绝缘层il2可以提供在下结构sta的最上部中。第二绝缘层il2可以比每个第一绝缘层il1厚。
120.上结构stb可以包括在下结构sta上沿第三方向d3堆叠的第二电极el2。上结构stb还可以包括将堆叠的第二电极el2彼此分隔开的第五绝缘层il5。上结构stb的第五绝缘层il5和第二电极el2可以在第三方向d3上交替地堆叠。第六绝缘层il6可以提供在上结构stb的最上部中。第六绝缘层il6可以比每个第五绝缘层il5厚。
121.每个垂直沟道结构vs可以包括穿透下结构sta的第一垂直延伸部、穿透上结构stb的第二垂直延伸部以及在第一垂直延伸部与第二垂直延伸部之间的扩展部exp。扩展部exp可以提供在第二绝缘层il2中。垂直沟道结构vs的直径可以在扩展部exp处急剧增大。
122.在根据本发明构思的实施方式的3d半导体存储器件中，可以通过使用如上所述的模制结构来防止电极结构倒塌或倾斜的工艺缺陷。电极结构可以作为彼此独立的存储块操作，因此一个或更多个存储块可以用作(多个)修复块。单元阵列区域可以包括彼此分离的存储块，但是单元阵列区域之下的外围电路区域可以被实现为单个全局连接区域。因此，可以提高外围电路的设计效率。
123.虽然已经参照示例实施方式描述了本发明构思，但是对本领域技术人员将明显的是，在不脱离本发明构思的范围的情况下，可以进行各种改变和修改。这里，本发明构思的
范围应被给予所附权利要求及其等同物的最宽可允许的解释。
124.本技术要求享有2020年5月18日在韩国知识产权局提交的韩国专利申请第10
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2020
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0059307号的优先权，该韩国专利申请的公开内容通过引用全文合并于此。