码率兼容的低码率QC-LDPC码构造方法及装置与流程

码率兼容的低码率qc
‑
ldpc码构造方法及装置
技术领域
1.本发明涉及数字信息传输技术领域，特别涉及一种码率兼容的低码率qc
‑
ldpc码构造方法及装置。


背景技术：

2.ldpc(low
‑
density parity
‑
check，低密度奇偶校验)码，ldpc码是一类基于稀疏校验矩阵的特殊线性分组码，通常由校验矩阵h进行描述，校验矩阵h的化零空间即ldpc码的码字空间，其主要特征是校验矩阵h具有稀疏性。ldpc码具有逼近信道容量的译码性能以及与码长成线性关系的低复杂度置信度传播(belief propagation，bp)迭代译码算法，因而广泛地应用于深空通信、光纤通信、地面及卫星数字多媒体广播等领域。
3.准循环(quasi
‑
cyclic，qc
‑
)ldpc码的校验矩阵h可由较小的模板矩阵t(又称，基图或基矩阵)通过提升得到，其中零元素提升为零矩阵，非零元素提升为循环移位矩阵或多个循环移位矩阵之和。因此，qc
‑
ldpc码具有低设计复杂度与描述复杂度，同时能支持高吞吐能力的编译码硬件结构。基于qc
‑
ldpc码的信道编码方案已被应用于多个通信和广播标准，如dvb
‑
s2/t2/ngh、atsc3.0、和dtmb
‑
a等地面数字广播传输标准，以及5g新型空口(5g
‑
nr)标准对增强移动宽带(embb)场景的数据信道编码方案等。
4.数字广播和移动通信等实际系统通常需要兼容多种码率的信道编码方案，以应对多种业务需求。传统的多种码率ldpc信道编码方案，主要根据不同码率要求构造不同的校验矩阵h，并分别进行编码、解码操作。由于各个码率的校验矩阵h独立构造，在编码与解码硬件结构实现过程中通常难以进行有效的整体优化，因此硬件实现复杂度较高。
5.行合并码与部分行合并码的主要特征是通过行分裂与合并操作，不同码率的校验矩阵h具有相同列数。进一步地，行合并qc
‑
ldpc码不同码率的模板矩阵t列数也相同，且相同码长时不同码率的提升因子相同。行合并码和部分行合并码不同码率解码器的基本单元可以直接复用或经过简单组合后复用，因此能够保证相对较低的硬件实现复杂度。行合并qc
‑
ldpc码在dtmb
‑
a地面广播传输标准中得到成功应用。其中，dtmb
‑
a标准定义了{1/2,2/3,5/6}三种码率与{15360,61440}两种码长的行合并qc
‑
ldpc码，三种码率的模板矩阵的列数均为120，相同码长时三种码率的提升因子相同，分别为{128,512}。
6.然而，dtmb
‑
a标准仅定义了中高码率的qc
‑
ldpc码，应对环境噪声、同信道干扰、多径失真等非理想因素较强，接收端具有低信噪比的信道条件，dtmb
‑
a标准需要具有码率兼容特性的低码率qc
‑
ldpc码。raptor
‑
like结构是一种在低码率下具有优良性能的多边类型ldpc码结构，成功应用于atsc3.0标准以及5g
‑
nr标准对增强移动宽带场景的数据信道编码方案中。
7.性能仿真证明，atsc3.0标准中的type a类型的低码率raptor
‑
like(类raptor结构)的ldpc码相比dvb
‑
s2等标准中的低码率传统ldpc码具有显著性能优势。然而，行分裂与合并操作将破坏raptor
‑
like结构，不适用于码率兼容的低码率raptor
‑
likeqc
‑
ldpc码构造。因此，dtmb
‑
a标准需要新型码率兼容的低码率raptor
‑
likeqc
‑
ldpc码构造方法。


技术实现要素：

8.本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
9.为此，本发明的一个目的在于提出一种码率兼容的低码率qc
‑
ldpc码构造方法，能够在兼容多种码率的基础上保持各个码率的优良性能，并有效降低编码调制系统的设计复杂度与硬件实现复杂度，有效提高编码调制系统的灵活性、可扩展性与多业务适用性。
10.本发明的另一个目的在于提出一种码率兼容的低码率qc
‑
ldpc码构造装置。
11.为达到上述目的，本发明一方面实施例提出了一种码率兼容的低码率qc
‑
ldpc码构造方法，包括：根据qc
‑
ldpc码所需的码率与码长构造行列重分布联合优化的融合模板矩阵，并通过逐次信息位与校验位截短得到嵌套的各码率模板矩阵；根据所述融合模板矩阵与所述各码率模板矩阵的嵌套关系，对所述融合模板矩阵不同部分的偏移地址进行渐进设计，以构造融合偏移地址矩阵；利用提升因子对所述融合偏移地址矩阵进行提升得到融合校验矩阵，并获取所述融合校验矩阵嵌套的各码率校验矩阵，以构造得到兼容多个码率的qc
‑
ldpc码。
12.本发明实施例的码率兼容的低码率qc
‑
ldpc码构造方法，可以构造不同码率校验矩阵h具有相同列数的码率兼容低码率qc
‑
ldpc码，同时通过行列重分布联合优化与融合模板矩阵不同部分偏移地址的渐进设计，保证各码率的优良性能，从而可以构造码率兼容的低码率raptor
‑
like结构的qc
‑
ldpc码，有效降低编码调制系统的设计复杂度与硬件实现复杂度，有效提高编码调制系统的灵活性、可扩展性与多业务适用性。
13.另外，根据本发明上述实施例的码率兼容的低码率qc
‑
ldpc码构造方法还可以具有以下附加的技术特征：
14.进一步地，所述根据qc
‑
ldpc码所需的码率与码长构造行列重分布联合优化的融合模板矩阵，包括：
15.根据所需码长和提升因子获取模板矩阵的列数；
16.根据所述列数与所述所需码率的计算各个码率模板矩阵的信息位长度；
17.根据所述列数与所述信息位长度计算各个码率模板矩阵的行数；
18.根据所述列数和所述行数构造行列重分布联合优化的融合模板矩阵。
19.进一步地，根据所述列数和所述行数构造行列重分布联合优化的融合模板矩阵，包括
20.根据所述列数和所述行数确定融合模板矩阵t的形式为：
[0021][0022]
其中，g为预设参数，a，b，c，i分别为所述融合模板矩阵t的第一子矩阵、第二子矩阵、第三子矩阵、第四子矩阵，m1，m2，
…
，m
u
为各个码率模板矩阵的行数，k1、k2、
…
、k
u
为各个码率模板矩阵的信息位长度；
[0023]
根据结合性能分析方法确定的第一至第三子矩阵的行列重分布，采用渐进边增长算法构造第一至第三子矩阵，并根据构造的第一至第三子矩阵对所述融合模板矩阵t进行构造，以得到行列重分布联合优化的融合模板矩阵。
[0024]
进一步地，通过逐次信息位与校验位截短得到嵌套的各码率模板矩阵，包括：
[0025]
对融合模板矩阵进行前k
u
‑
k
t
个信息位截短与后m1‑
m
t
个校验位删除得到码率r
t
的
模板矩阵t
t
，其中，
[0026][0027]
a
t
，b
t
，c
t
，i
t
分别为模板矩阵t
t
的第一子矩阵、第二子矩阵、第三子矩阵、第四子矩阵，且第一子矩阵a
t
、第二子矩阵b
t
、第三子矩阵c
t
、第四子矩阵i
t
与第一子矩阵a、第二子矩阵b、第三子矩阵c、第四子矩阵i间满足关系：a
t
＝a[1：g，k
u
‑
k
t
1：k
u
]，b
t
＝b，c
t
＝c[1：m
t
‑
g，k
u
‑
k
t
1：k
u
g]，i
t
＝i[1：m
t
‑
g，1：m
t
‑
g]；
[0028]
在得到重分布联合优化的融合模板矩阵后，获取重分布联合优化的融合模板矩阵嵌套的各个码率模板矩阵t1，t2，
…
，t
u
。
[0029]
进一步地，所述根据所述融合模板矩阵与所述各码率模板矩阵的嵌套关系，对所述融合模板矩阵不同部分的偏移地址进行渐进设计，以构造融合偏移地址矩阵，包括：
[0030]
结合性能评估方法，确定第一子矩阵a1，第二子矩阵b1中非零元素的偏移地址；
[0031]
依次对2≤t≤u，根据第一子矩阵a
t
‑1，第二子矩阵b
t
‑1中非零元素的偏移地址，并结合性能评估方法，设计第一子矩阵的差集矩阵δa
t
＝a
t
\a
t
‑1中非零元素的偏移地址，以确定第一子矩阵a
t
，第二子矩阵b
t
中非零元素的偏移地址；
[0032]
当t＝u时，所述第一子矩阵a
u
和所述第二子矩阵b
u
中非零元素的偏移地址为第一子矩阵a和第二子矩阵b中非零元素的偏移地址；
[0033]
通过性能评估方法对所述第一子矩阵a和第二子矩阵b中非零元素的偏移地址进行评估，以确定第三子矩阵c1中非零元素的偏移地址；
[0034]
依次对2≤t≤u，根据第一子矩阵a、第二子矩阵b中非零元素的偏移地址与模板矩阵t
t
‑1的第三子矩阵c
t
‑1中非零元素的偏移地址，依次对2≤t≤u时，设计第三子矩阵的差集矩阵δc
t
＝c
t
\c
t
‑1中非零元素的偏移地址，进而确定模板矩阵t
t
的第三子矩阵c
t
中非零元素的偏移地址；
[0035]
根据所述第三子矩阵c1，
…
，c
t
中非零元素的偏移地址，得到第三子矩阵c中非零元素的偏移地址，并根据第一子矩阵a，第二子矩阵b，第三子矩阵c中非零元素的偏移地址，构造融合偏移地址矩阵s。
[0036]
为达到上述目的，本发明另一方面实施例提出了一种码率兼容的低码率qc
‑
ldpc码构造装置，包括：第一构造模块，用于根据qc
‑
ldpc码所需的码率与码长构造行列重分布联合优化的融合模板矩阵，并通过逐次信息位与校验位截短得到嵌套的各码率模板矩阵；第二构造模块，用于根据所述融合模板矩阵与所述各码率模板矩阵的嵌套关系，对所述融合模板矩阵不同部分的偏移地址进行渐进设计，以构造融合偏移地址矩阵；第三构造模块，用于利用提升因子对所述融合偏移地址矩阵进行提升得到融合校验矩阵，并获取所述融合校验矩阵嵌套的各码率校验矩阵，以构造得到兼容多个码率的qc
‑
ldpc码。
[0037]
本发明实施例的码率兼容的低码率qc
‑
ldpc码构造装置，可以构造不同码率校验矩阵h具有相同列数的码率兼容低码率qc
‑
ldpc码，同时通过行列重分布联合优化与融合模板矩阵不同部分偏移地址的渐进设计，保证各码率的优良性能，从而可以构造码率兼容的低码率r叩tor
‑
like结构的qc
‑
ldpc码，有效降低编码调制系统的设计复杂度与硬件实现复杂度，有效提高编码调制系统的灵活性、可扩展性与多业务适用性。
[0038]
另外，根据本发明上述实施例的码率兼容的低码率qc
‑
ldpc码构造装置还可以具
有以下附加的技术特征：
[0039]
进一步地，所述第一构造模块进一步用于根据所需码长和提升因子获取模板矩阵的列数，根据所述列数与所述所需码率的计算各个码率模板矩阵的信息位长度，根据所述列数与所述信息位长度计算各个码率模板矩阵的行数，根据所述列数和所述行数构造行列重分布联合优化的融合模板矩阵。
[0040]
进一步地，所述第一构造模块进一步用于根据所述列数和所述行数确定融合模板矩阵t的形式为：
[0041][0042]
其中，g为预设参数，a，b，c，i分别为所述融合模板矩阵t的第一子矩阵、第二子矩阵、第三子矩阵、第四子矩阵，m1，m2，
…
，m
u
为各个码率模板矩阵的行数，k1、k2、
…
、k
u
为各个码率模板矩阵的信息位长度；
[0043]
根据结合性能分析方法确定的第一至第三子矩阵的行列重分布，采用渐进边增长算法构造第一至第三子矩阵，并根据构造的第一至第三子矩阵对所述融合模板矩阵t进行构造，以得到行列重分布联合优化的融合模板矩阵。
[0044]
进一步地，所述第一构造模块进一步用于对融合模板矩阵进行前k
u
‑
k
t
个信息位截短与后m1‑
m
t
个校验位删除得到码率r
t
的模板矩阵t
t
，其中，
[0045][0046]
a
t
，b
t
，c
t
，i
t
分别为模板矩阵t
t
的第一子矩阵、第二子矩阵、第三子矩阵、第四子矩阵，且第一子矩阵a
t
、第二子矩阵b
t
、第三子矩阵c
t
、第四子矩阵i
t
与第一子矩阵a、第二子矩阵b、第三子矩阵c、第四子矩阵i间满足关系：a
t
＝a[1：g，k
u
‑
k
t
1：k
u
]，b
t
＝b，c
t
＝c[1：m
t
‑
g，k
u
‑
k
t
1：k
u
g]，i
t
＝i[1：m
t
‑
g，1：m
t
‑
g]；
[0047]
在得到重分布联合优化的融合模板矩阵后，获取重分布联合优化的融合模板矩阵嵌套的各个码率模板矩阵t1，t2，
…
，t
u
。
[0048]
进一步地，所述第二构造模块进一步用于结合性能评估方法，确定第一子矩阵a1，第二子矩阵b1中非零元素的偏移地址；依次对2≤t≤u，根据第一子矩阵a
t
‑1，第二子矩阵b
t
‑1中非零元素的偏移地址，并结合性能评估方法，设计第一子矩阵的差集矩阵δa
t
＝a
t
\a
t
‑1中非零元素的偏移地址，以确定第一子矩阵a
t
，第二子矩阵b
t
中非零元素的偏移地址；当t＝u时，所述第一子矩阵a
u
和所述第二子矩阵b
u
中非零元素的偏移地址为第一子矩阵a和第二子矩阵b中非零元素的偏移地址；通过性能评估方法对所述第一子矩阵a和第二子矩阵b中非零元素的偏移地址进行评估，以确定第三子矩阵c1中非零元素的偏移地址；依次对2≤t≤u，根据第一子矩阵a、第二子矩阵b中非零元素的偏移地址与模板矩阵t
t
‑1的第三子矩阵c
t
‑1中非零元素的偏移地址，依次对2≤t≤u时，设计第三子矩阵的差集矩阵δc
t
＝c
t
\c
t
‑1中非零元素的偏移地址，进而确定模板矩阵t
t
的第三子矩阵c
t
中非零元素的偏移地址；根据所述第三子矩阵c1，
…
，c
t
中非零元素的偏移地址，得到第三子矩阵c中非零元素的偏移地址，并根据第一子矩阵a，第二子矩阵b，第三子矩阵c中非零元素的偏移地址，构造融合偏移地址矩阵s。
[0049]
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变
得明显，或通过本发明的实践了解到。
附图说明
[0050]
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
[0051]
图1为根据本发明实施例的码率兼容的低码率qc
‑
ldpc码构造方法的流程图；
[0052]
图2为根据本发明一个实施例的母模板矩阵t与各码率的模板矩阵t1，t2嵌套关系图；
[0053]
图3为根据本发明一个实施例的融合模板矩阵t示意图；
[0054]
图4为根据本发明一个实施例的融合偏移地址矩阵s构造流程示意图；
[0055]
图5为本实施例构造的ldpc码与atsc3.0标准相同码率相近码长ldpc码的性能对比示意图；
[0056]
图6为根据本发明实施例的码率兼容的低码率qc
‑
ldpc码构造装置的方框示意图。
具体实施方式
[0057]
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
[0058]
现有的atsc3.0标准以及5g
‑
nr标准对增强移动宽带场景中数据信道编码方案中，低码率raptor
‑
like qc
‑
ldpc码的设计主要存在以下局限性：
[0059]
1.atsc3.0标准中，不同码率不同码长的校验矩阵h独立设计，不具有码率兼容和码长可扩展特性；
[0060]
2. 5g
‑
nr ldpc码能够实现码率兼容和码长可扩展，但5g
‑
nr ldpc码的信息位与校验位扩展的码率兼容方式无法保证不同码率的码长相同，无法保证不同模板矩阵的列数相同，不适用于广播标准的ldpc信道编码方案设计。同时，5g
‑
nr ldpc码模板矩阵较小，准循环结构限制下的设计空间受限，无法保证最小码重与环分布要求，因此门限与误码平台性能均受限。
[0061]
为此，本发明实施例提出了一种可以构造码率兼容的低码率raptor
‑
like结构的qc
‑
ldpc码的方法，并在介绍本发明实施例提出的码率兼容的低码率qc
‑
ldpc码构造方法及装置之前，根据qc
‑
ldpc码校验矩阵h的结构，进行如下定义：
[0062]
模板矩阵t：qc
‑
ldpc码的校验矩阵h由模板矩阵t通过提升得到；
[0063]
提升因子z：由qc
‑
ldpc码的模板矩阵t通过提升得到校验矩阵h的过程中，模板矩阵t的每个零元素提升为大小为z
×
z的零矩阵；模板矩阵t的每个非零元素提升为z
×
z的循环移位矩阵或多个循环移位矩阵之和。本发明中不考虑模板矩阵t的非零元素提升为循环移位矩阵之和的情形。
[0064]
偏移地址：循环移位矩阵中首行的非零元素较单位矩阵向右偏移的位置，大小给定的循环移位矩阵可由偏移地址唯一确定。
[0065]
偏移地址矩阵s：将qc
‑
ldpc码模板矩阵t的非零元素替换为相应的偏移地址，零元素替换为
‑
1得到的矩阵。qc
‑
ldpc码的校验矩阵h可由提升因子z和偏移地址矩阵s唯一确
定。
[0066]
子矩阵与嵌套：由原矩阵的部分行与部分列构成的矩阵统称为子矩阵，矩阵x嵌套矩阵y指矩阵y是矩阵x的子矩阵，或称矩阵y是矩阵x的嵌套矩阵。需要注意的是，本发明中，等式y＝x[a：b，c：d]表示矩阵y是由矩阵x第a行至第b行和第c列至第d列构成的子矩阵。
[0067]
信息位、校验位、截短、删除：本发明中构造的模板矩阵t或校验矩阵h均是系统性(systematic)的。以大小为m
×
n的模板矩阵t为例，前k＝n
‑
m列对应码字的信息位，后m列对应码字校验位。信息位截短指删除部分信息位对应的列，本发明中，前δk个信息位截短后得到的模板矩阵为t[1：m，δk 1：n]；校验位删除指删除部分校验位对应的行和列，删除后δm个校验位后得到的模板矩阵为t[1：m
‑
δm，1：n
‑
δm]。
[0068]
需要说明的是，上述定义中符号h，t，z，s，x，y，a，b，c，d仅是便于定义的说明，与本发明后续部分描述中符号无关。
[0069]
下面参照附图描述根据本发明实施例提出的码率兼容的低码率qc
‑
ldpc码构造方法及装置，首先将参照附图描述根据本发明实施例提出的码率兼容的低码率qc
‑
ldpc码构造方法。
[0070]
图1是本发明一个实施例的码率兼容的低码率qc
‑
ldpc码构造方法的流程图。
[0071]
如图1所示，该码率兼容的低码率qc
‑
ldpc码构造方法包括以下步骤：
[0072]
在步骤s1中，根据qc
‑
ldpc码所需的码率与码长构造行列重分布联合优化的融合模板矩阵，并通过逐次信息位与校验位截短得到嵌套的各码率模板矩阵。
[0073]
可以理解的是，本发明实施例可以根据所需码长n，提升参数z，获取模板矩阵列数n；根据所需码率r1＜r2＜
…
＜r
u
，获取各个码率模板矩阵的行数m1＞m2＞
…
＞m
u
，以及各个码率模板矩阵的信息位长度k1＜k2＜
…
＜k
u
。并根据步骤模板矩阵的列数n与各个码率模板矩阵的行数m1，m2，
…
，m
u
，构造融合模板矩阵t，并获取融合模板矩阵t嵌套的各个码率模板矩阵t1，t2，
…
，t
u
。
[0074]
其中，各个码率模板矩阵的信息位长度k1＝nr1，k2＝nr2，
…
，k
u
＝nr
u
；各个码率模板矩阵的行数m1＝n
‑
k1，m2＝n
‑
k2，
…
，m
u
＝n
‑
k
u
。
[0075]
具体而言，步骤s1包括以下步骤：
[0076]
s101.根据模板矩阵的列数n与各个码率模板矩阵的行数m1，m2，
…
，m
u
，确定融合模板矩阵的形式通过逐次信息位与校验位截短得到各个码率模板矩阵t1，
…
，t
u
。
[0077]
其中，g为预设参数，子矩阵a，b，c，i分别称为融合模板矩阵t的第一子矩阵、第二子矩阵、第三子矩阵、第四子矩阵。第四子矩阵i为m1‑
g阶单位矩阵，为便于描述又不致混淆，以下简称为第一子矩阵a、第二子矩阵b、第三子矩阵c、第四子矩阵i，而略去“融合模板矩阵t的”前缀。
[0078]
进一步地，码率r
t
(1≤t≤u)的模板矩阵t
t
可通过对融合模板矩阵t进行信息位与校验位截短得到。具体地，码率r
t
的模板矩阵具有形式其中子矩阵a
t
，b
t
，c
t
，i
t
分别称为模板矩阵t
t
的第一子矩阵、第二子矩阵、第三子矩阵、第四子矩阵。为便于描述又不致混淆，以下简称为第一子矩阵a
t
、第二子矩阵b
t
、第三子矩阵c
t
、第四子矩阵i
t
，略
去“模板矩阵t
t
的”前缀，以子矩阵的下标作为区分。
[0079]
进一步地，码率r
t
的模板矩阵可由融合模板矩阵进行前k
u
‑
k
t
个信息位截短与后m1‑
m
t
个校验位删除得到。具体地，第一子矩阵a
t
、第二子矩阵b
t
、第三子矩阵c
t
、第四子矩阵i
t
与第一子矩阵a、第二子矩阵b、第三子矩阵c、第四子矩阵i间满足关系：a
t
＝a[1：g，k
u
‑
k
t
1：k
u
]，b
t
＝b，c
t
＝c[1：m
t
‑
g，k
u
‑
k
t
1：k
u
g]，i
t
＝i[1：m
t
‑
g，1：m
t
‑
g]。显然，第四子矩阵i
t
是m
t
‑
g阶单位矩阵，且第一子矩阵a、第二子矩阵b、第三子矩阵c与第一子矩阵a
t
、第二子矩阵b
t
、第三子矩阵c
t
分别也具有嵌套关系。
[0080]
s102.结合性能分析方法确定第一子矩阵a，第二子矩阵b，第三子矩阵c的行列重分布，采用渐进边增长(progressive edge growth，peg)算法构造矩阵a，b，c，获得构造的融合模板矩阵t，并获取融合模板矩阵t嵌套的各个码率模板矩阵t1，t2，
…
，t
u
。其中，行列重分布表示子矩阵各行各列非零元素的个数。
[0081]
优选地，第一子矩阵a行列重分布规则，第二子矩阵b为下三角矩阵。
[0082]
优选地，结合性能分析方法设计第三子矩阵c的行列重分布，使得各个码率相应的第三子矩阵c1，c2，
…
，c
u
的行列重分布联合最优，即各个码率相应的第三子矩阵c1，c2，
…
，c
u
的行列重分布均接近最优行列重分布。
[0083]
进一步地，第三子矩阵c的行列重分布满足“第二子矩阵b的低码重列相应具有高码重”，以提升最小码重性能和环分布特性。
[0084]
进一步地，性能分析方法为多边类型密度进化(multi
‑
edge
‑
type density evolution，met
‑
de)分析方法。
[0085]
在步骤s2中，根据融合模板矩阵与各码率模板矩阵的嵌套关系，对融合模板矩阵不同部分的偏移地址进行渐进设计，以构造融合偏移地址矩阵。
[0086]
在步骤s3中，利用提升因子对融合偏移地址矩阵进行提升得到融合校验矩阵，并获取融合校验矩阵嵌套的各码率校验矩阵，以构造得到兼容多个码率的qc
‑
ldpc码。
[0087]
可以理解的是，本发明实施例可以根据上述步骤的提升因子z与融合模板矩阵t，构造融合偏移地址矩阵s，并通过提升得到融合校验矩阵h，进而获取融合校验矩阵h嵌套的各个码率校验矩阵h1，
…
，h
u
。
[0088]
具体而言，步骤s2和步骤s3包括以下步骤：
[0089]
s201.结合性能评估方法，确定第一子矩阵a1，第二子矩阵b1中非零元素的偏移地址；
[0090]
s202.依次对2≤t≤u，根据第一子矩阵a
t
‑1，第二子矩阵b
t
‑1中非零元素的偏移地址，结合性能评估方法，设计第一子矩阵的差集矩阵δa
t
＝a
t
\a
t
‑1中非零元素的偏移地址，进而确定第一子矩阵a
t
，第二子矩阵b
t
中非零元素的偏移地址；
[0091]
需要说明的是，第二子矩阵b
t
＝b与下标t无关，因此第二子矩阵b
t
‑1中非零元素的偏移地址即是第二子矩阵b
t
中非零元素的偏移地址。
[0092]
s203.t＝u时第一子矩阵a
u
和第二子矩阵b
u
中非零元素的偏移地址即是第一子矩阵a和第二子矩阵b中非零元素的偏移地址；
[0093]
s204.根据步骤s203得到的第一子矩阵a，第二子矩阵b中非零元素的偏移地址，通过性能评估方法，确定第三子矩阵c1中非零元素的偏移地址；
[0094]
s205.依次对2≤t≤u，根据步骤s203得到的第一子矩阵a，第二子矩阵b中非零元
素的偏移地址与模板矩阵t
t
‑1的第三子矩阵c
t
‑1中非零元素的偏移地址，设计第三子矩阵的差集矩阵δc
t
＝c
t
\c
t
‑1中非零元素的偏移地址，进而确定模板矩阵t
t
的第三子矩阵c
t
中非零元素的偏移地址。
[0095]
s206.根据步骤s204～步骤s205得到的第三子矩阵c1，
…
，c
t
中非零元素的偏移地址，得到第三子矩阵c中非零元素的偏移地址。根据第一子矩阵a，第二子矩阵b，第三子矩阵c中非零元素的偏移地址，构造融合偏移地址矩阵s。
[0096]
s207.根据步骤s206得到的融合偏移地址矩阵s，通过提升得到融合校验矩阵h，进而获取融合校验矩阵h嵌套的各个码率校验矩阵h1，
…
，h
u
。
[0097]
优选地，步骤s201
‑
s207中，性能评估方法包括环分类排序评估方法与实际性能仿真方法。
[0098]
下面将通过一个具体实施例对码率兼容的低码率qc
‑
ldpc码构造方法进一步阐述，本实施例提供兼容r1＝1/4，r2＝1/3两种码率的qc
‑
ldpc码设计，具体步骤如下：
[0099]
1)根据所需码长15360、61440和提升因子128、512，获取模板矩阵列数n＝120，码率r1，r2对应的模板矩阵行数分别为m1＝90，m2＝80；码率r1，r2对应的模板矩阵信息位长度分别为k1＝30，k2＝40。
[0100]
2)根据所需模板矩阵列数n＝120与行数m1＝90，m2＝80，参数g＝3，确定融合模板矩阵的形式融合模板矩阵t与码率r1＝1/4，r2＝1/3对应的模板矩阵t1，t2的嵌套关系如图2所示；
[0101]
3)结合met
‑
de分析方法，确定第一子矩阵a列重为3，即为全1矩阵；第二子矩阵b为全1下三角矩阵。第三子矩阵c的最右侧一列为全1，以提升码的最小码重性能和环分布特性。第三子矩阵c的行列重分布联合优化，使第三子矩阵c1、第三子矩阵c2的行列重分布均接近设计的最优行列重分布。通过peg算法构造第三子矩阵c，并确定构造的融合模板矩阵t，示意图如图3所示，其中黑点代表非零元素。
[0102]
需要说明的是，由第三子矩阵c得到第三子矩阵c1、第三子矩阵c2的过程中，可以通过部分矩阵元素的翻转(称为边变化，edge variation，其中矩阵元素0变成1即为边增加，矩阵元素1变成0即为边删除)，使第三子矩阵c1，c2的行列重分布进一步接近设计的最优行列重分布。
[0103]
4)根据所需提升因子z＝128，512与步骤3)得到的融合模板矩阵t，构造融合偏移地址矩阵s，并通过提升得到融合校验矩阵h，进而获取融合校验矩阵h嵌套的各个码率校验矩阵h1，h2。具体地，步骤4)可进一步划分为以下步骤：
[0104]
a)结合性能评估方法，确定第一子矩阵a1，第二子矩阵b1中非零元素偏移地址。由图2所示的嵌套关系，显然，本实施例中，第一子矩阵a1即为第一子矩阵a的后k1＝30列，第二子矩阵b1与第二子矩阵b相同。因此，本步骤即确定了第一子矩阵a的后30列与第二子矩阵b的非零元素偏移地址。
[0105]
b)结合性能评估方法与步骤a)已得到的非零元素偏移地址，选择第一子矩阵的差集矩阵δa2＝a2\a1中非零元素的偏移地址，进一步确定第一子矩阵a2与第二子矩阵b2的偏移地址。显然，本实施例中，δa2即为第一子矩阵a的前10列，第一子矩阵a2与第二子矩阵b2即为第一子矩阵a与第二子矩阵b。因此，本步骤即确定了第一子矩阵a与第二子矩阵b的非
零元素偏移地址。
[0106]
c)结合性能评估方法与步骤b)已得到的非零元素偏移地址，确定第三子矩阵c1中非零元素偏移地址。显然，本实施例中第三子矩阵c1即为第三子矩阵c的后30列，因此，本步骤即确定了第三子矩阵c后30列的非零元素偏移地址。
[0107]
d)结合性能评估方法与步骤b)、c)已得到的非零元素偏移地址，确定第三子矩阵的差集矩阵δc2＝c2\c1中非零元素偏移地址，进一步确定第三子矩阵c2中非零元素偏移地址。根据图2所示的嵌套关系，显然，本实施例中第三子矩阵c2为第三子矩阵c的前77行，第三子矩阵δc2即为c2的前10列，因此，本步骤确定了第三子矩阵c2中非零元素偏移地址。
[0108]
由于第三子矩阵c的非零元素均为第三子矩阵c1的非零元素或第三子矩阵c2的非零元素，因此步骤d)即确定了第三子矩阵c中非零元素的偏移地址。本实施例中，具体表现为第三子矩阵c满足c[78：87，1：10]＝0。
[0109]
e)结合步骤b)d)得到的第一子矩阵a，第二子矩阵b，第三子矩阵c中非零元素的偏移地址，构造融合偏移地址矩阵s。
[0110]
需要说明的是，由行列变换的等价特性，第四子矩阵i中非零元素的偏移地址可假设全为0，因此融合偏移地址矩阵s可由第一子矩阵a，第二子矩阵b，第三子矩阵c中非零元素的偏移地址完全确定。
[0111]
融合偏移地址矩阵s的构造流程示意图如图4所示，其中矩阵的空白部分表示非零元素偏移地址未确定的部分，竖条阴影部分表示本步骤待确定非零元素偏移地址的部分，上对角线阴影部分表示本步骤前非零元素偏移地址已确定的部分。
[0112]
f)根据步骤e)得到的融合偏移地址矩阵s，通过提升因子为z的提升得到的融合校验矩阵h，进而获取融合校验矩阵h嵌套的码率为r1＝1/4，r2＝1/3的校验矩阵h1，h2。
[0113]
本实施例分别对提升因子为z＝128与提升因子为z＝512两种情形构造融合偏移地址矩阵s，提升因子为z＝128时构造的融合偏移地址矩阵s通过提升可得到码长为15360的r1＝1/4，r2＝1/3的校验矩阵h1，h2与相应的融合校验矩阵h；提升因子为z＝512时构造的融合偏移地址矩阵s通过提升可得到码长为61440的r1＝1/4，r2＝1/3的校验矩阵h1，h2与相应的融合校验矩阵h。
[0114]
进一步地，本实施例中，提升因子为z＝512时构造的融合偏移地址矩阵嵌套提升因子为z＝128时构造的融合偏移地址矩阵，即提升因子为z＝512时非零元素的偏移地址通过模z＝128运算后得到提升因子为z＝128时非零元素的偏移地址。因此，本实施例构造的码率为r1＝1/4，r2＝1/3的qc
‑
ldpc码同时具有码长可扩展特性。进一步地，本实施例中的融合偏移地址矩阵可通过渐进提升构造，本专利不再赘述。
[0115]
进一步地，本实施例步骤4)中性能评估方法为环分类排序评估方法与实际性能仿真方法。具体地，本实施例对raptor
‑
like结构qc
‑
ldpc码的环进行更精准的分类与排序，以区分环对误码平台性能影响大小。本实施例步骤4)中偏移地址的选择，综合环分类排序评估结果与实际性能仿真结果，使得排序靠前的、对误码平台性能影响大的环更少与实际性能仿真结果更优。
[0116]
本实施例构造的融合校验矩阵的边数(即非零元素数目)相比单个码率校验矩阵的边数仅增加了约10％，即本实施例构造的码率兼容ldpc码译码器的硬件资源占用仅比单个码率译码器的硬件资源占用增加约10％。可以观察到，本实施例构造的码率兼容ldpc码
能够显著降低编码调制系统的设计复杂度与硬件实现复杂度。
[0117]
本实施例构造的码长分别为15360和61440，码率为1/3的qc
‑
ldpc码与atsc3.0标准中码率1/3，码长分别为16200和64800的ldpc码在bi
‑
awgn信道与rayleigh信道下的性能对比如图5所示。其中，实线表示误块率(block error rate，bler)曲线，虚线表示误比特率(bit error rate，ber)曲线；横轴表示信噪比门限与信道容量的距离，纵轴表示误比特率或误块率。可以观察到，在bi
‑
awgn信道和rayleigh信道下，本实施例构造的码率兼容的低码率qc
‑
ldpc码与未考虑码率兼容特性设计的atsc3.0标准中相同码率与相近码长ldpc码的门限性能与误码平台性能均可以比拟甚至更优。
[0118]
综合来看，本实施例提出的码率兼容的低码率qc
‑
ldpc码构造方法能够显著降低编码调制系统的设计复杂度与硬件实现复杂度，同时保证各码率的优良性能。
[0119]
根据本发明实施例提出的码率兼容的低码率qc
‑
ldpc码构造方法，可以构造不同码率校验矩阵h具有相同列数的码率兼容低码率qc
‑
ldpc码，同时通过行列重分布联合优化与融合模板矩阵不同部分偏移地址的渐进设计，保证各码率的优良性能，从而可以构造码率兼容的低码率raptor
‑
like结构的qc
‑
ldpc码，有效降低编码调制系统的设计复杂度与硬件实现复杂度，有效提高编码调制系统的灵活性、可扩展性与多业务适用性。
[0120]
其次参照附图描述根据本发明实施例提出的码率兼容的低码率qc
‑
ldpc码构造装置。
[0121]
图6是本发明一个实施例的码率兼容的低码率qc
‑
ldpc码构造装置的方框示意图。
[0122]
如图6所示，该码率兼容的低码率qc
‑
ldpc码构造装置10包括：第一构造模块100、第二构造模块200和第三构造模块300。
[0123]
其中，第一构造模块100用于根据qc
‑
ldpc码所需的码率与码长构造行列重分布联合优化的融合模板矩阵，并通过逐次信息位与校验位截短得到嵌套的各码率模板矩阵；第二构造模块200用于根据融合模板矩阵与各码率模板矩阵的嵌套关系，对融合模板矩阵不同部分的偏移地址进行渐进设计，以构造融合偏移地址矩阵；第三构造模块300用于利用提升因子对融合偏移地址矩阵进行提升得到融合校验矩阵，并获取融合校验矩阵嵌套的各码率校验矩阵，以构造得到兼容多个码率的qc
‑
ldpc码。
[0124]
进一步地，第一构造模块100进一步用于根据所需码长和提升因子获取模板矩阵的列数，根据列数与所需码率的计算各个码率模板矩阵的信息位长度，根据列数与信息位长度计算各个码率模板矩阵的行数，根据列数和行数构造行列重分布联合优化的融合模板矩阵。
[0125]
进一步地，第一构造模块100进一步用于根据列数和行数确定融合模板矩阵t的形式为：
[0126][0127]
其中，g为预设参数，a，b，c，i分别为融合模板矩阵t的第一子矩阵、第二子矩阵、第三子矩阵、第四子矩阵，m1，m2，
…
，m
u
为各个码率模板矩阵的行数，k1、k2、
…
、k
u
为各个码率模板矩阵的信息位长度；
[0128]
根据结合性能分析方法确定的第一至第三子矩阵的行列重分布，采用渐进边增长算法构造第一至第三子矩阵，并根据构造的第一至第三子矩阵对所述融合模板矩阵t进行
构造，以得到行列重分布联合优化的融合模板矩阵。
[0129]
进一步地，第一构造模块100进一步用于对融合模板矩阵进行前k
u
‑
k
t
个信息位截短与后m1‑
m
t
个校验位删除得到码率r
t
的模板矩阵t
t
，其中，
[0130][0131]
a
t
，b
t
，c
t
，i
t
分别为模板矩阵t
t
的第一子矩阵、第二子矩阵、第三子矩阵、第四子矩阵，且第一子矩阵a
t
、第二子矩阵b
t
、第三子矩阵c
t
、第四子矩阵i
t
与第一子矩阵a、第二子矩阵b、第三子矩阵c、第四子矩阵i间满足关系：a
t
＝a[1：g，k
u
‑
k
t
1：k
u
]，b
t
＝b，c
t
＝c[1：m
t
‑
g，k
u
‑
k
t
1：k
u
g]，i
t
＝i[1：m
t
‑
g，1：m
t
‑
g]；
[0132]
在得到重分布联合优化的融合模板矩阵后，获取重分布联合优化的融合模板矩阵嵌套的各个码率模板矩阵t1，t2，
…
，t
u
。
[0133]
进一步地，第二构造模块200进一步用于结合性能评估方法，确定第一子矩阵a1，第二子矩阵b1中非零元素的偏移地址；依次对2≤t≤u，根据第一子矩阵a
t
‑1，第二子矩阵b
t
‑1中非零元素的偏移地址，并结合性能评估方法，设计第一子矩阵的差集矩阵δa
t
＝a
t
\a
t
‑1中非零元素的偏移地址，以确定第一子矩阵a
t
，第二子矩阵b
t
中非零元素的偏移地址；当t＝u时，第一子矩阵a
u
和第二子矩阵b
u
中非零元素的偏移地址为第一子矩阵a和第二子矩阵b中非零元素的偏移地址；通过性能评估方法对第一子矩阵a和第二子矩阵b中非零元素的偏移地址进行评估，以确定第三子矩阵c1中非零元素的偏移地址；依次对2≤t≤u，根据第一子矩阵a、第二子矩阵b中非零元素的偏移地址与模板矩阵t
t
‑1的第三子矩阵c
t
‑1中非零元素的偏移地址，依次对2≤t≤u时，设计第三子矩阵的差集矩阵δc
t
＝c
t
\c
t
‑1中非零元素的偏移地址，进而确定模板矩阵t
t
的第三子矩阵c
t
中非零元素的偏移地址；根据第三子矩阵c1，
…
，c
t
中非零元素的偏移地址，得到第三子矩阵c中非零元素的偏移地址，并根据第一子矩阵a，第二子矩阵b，第三子矩阵c中非零元素的偏移地址，构造融合偏移地址矩阵s。
[0134]
需要说明的是，前述对码率兼容的低码率qc
‑
ldpc码构造方法实施例的解释说明也适用于该实施例的码率兼容的低码率qc
‑
ldpc码构造装置，此处不再赘述。
[0135]
根据本发明实施例提出的码率兼容的低码率qc
‑
ldpc码构造装置，可以构造不同码率校验矩阵h具有相同列数的码率兼容低码率qc
‑
ldpc码，同时通过行列重分布联合优化与融合模板矩阵不同部分偏移地址的渐进设计，保证各码率的优良性能，从而可以构造码率兼容的低码率raptor
‑
like结构的qc
‑
ldpc码，有效降低编码调制系统的设计复杂度与硬件实现复杂度，有效提高编码调制系统的灵活性、可扩展性与多业务适用性。
[0136]
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
[0137]
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不是必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的
技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
[0138]
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。