半导体装置的形成方法与流程

专利检索2022-05-10  8



1.本发明实施例涉及半导体装置,更特别涉及全绕式栅极场效晶体管所用的内侧间隔物的制作方法。


背景技术:

2.半导体技术中的进展对更高存储能力、更快处理系统、更高效能、与更低成本的半导体装置需求也增加。为符合这些需求,半导体产业持续缩小半导体装置(如纳米片场效晶体管)的尺寸。尺寸缩小会增加半导体制造工艺的复杂度。


技术实现要素:

3.在一些实施例中,半导体装置的形成方法包括形成鳍状结构于基板上。鳍状结构可包括第一通道层与牺牲层。方法可还包括形成第一凹陷结构于鳍状结构的第一部分中;形成第二凹陷结构于鳍状结构的第二部分的牺牲层中;形成介电层于第一凹陷结构与第二凹陷结构中;以及进行无氧循环蚀刻工艺以蚀刻介电层,并露出鳍状结构的第二部分的通道层。进行无氧循环蚀刻工艺的步骤包括:进行第一蚀刻选择性的第一蚀刻工艺,以选择性蚀刻介电层而较少蚀刻鳍状结构的第二部分的通道层;以及进行第二蚀刻选择性的第二蚀刻工艺,以选择性蚀刻介电层而较少蚀刻鳍状结构的第二部分的通道层,且第二蚀刻选择性大于第一蚀刻选择性。
4.在一些实施例中,半导体装置的形成方法包括:形成鳍状结构于基板上;形成凹陷结构于鳍状结构中;形成介电层于凹陷结构上;以及进行无氧的循环蚀刻工艺以蚀刻介电层。无氧的循环蚀刻工艺可包括以第一蚀刻剂进行第一蚀刻工艺而移除介电层的第一部分;以及以第二蚀刻剂进行第二蚀刻工艺而移除介电层的第二部分。第一蚀刻剂包括第一卤素元素,第二蚀刻剂包括第二卤素元素,且第一卤素元素与第二卤素元素不同。
5.在一些实施例中,半导体结构的形成方法包括:形成栅极结构于基板的第一部分上;形成凹陷结构于基板的第二部分上;形成介电层于凹陷结构中与基板的第二部分上;进行循环蚀刻工艺以蚀刻介电层而露出基板的第二部分,其包括:进行第一蚀刻工艺以移除介电层的第一部分;以及形成源极/漏极接点结构于凹陷结构中与介电层上。循环蚀刻工艺包括进行第一蚀刻工艺以移除介电层的第一部分;以及进行第二蚀刻工艺以移除介电层的第二部分。第一蚀刻工艺包括以第一蚀刻速率蚀刻基板的第一部分,而第二蚀刻工艺包括以第二蚀刻速率蚀刻基板的第一部分,且第二蚀刻速率小于第一蚀刻速率。
附图说明
6.图1是一些实施例中,半导体装置的等角图。
7.图2是一些实施例中,半导体装置的剖视图。
8.图3是一些实施例中,制作半导体装置的方法的流程图。
9.图4是一些实施例中,半导体装置于其制作工艺的一阶段的等角图。
10.图5至图8是一些实施例中,半导体装置于其制作工艺的多种阶段的剖视图。
11.图9及图10是一些实施中,制作半导体装置所用的蚀刻工艺的多种方案。
12.图11至图14是一些实施例中,半导体装置于其制作工艺的多种阶段的剖视图。
13.附图标记说明:
14.a、910:元素
15.a

h、a

910、a

1010、si

h、si

910、si

1010:键结
16.b

b:剖线
17.h
762
、t
104
、t
122
、t
322
、t
422
、t
762
、t
922
、t
962
:厚度
18.l
110
、l
122
、l
122a
、l
122b
、l
522
、l
522a
、l
522b
:长度
19.s
636
:蚀刻深度
20.w
108
、w
124
:宽度
21.100:半导体装置
22.101:场效晶体管
23.102:基板
24.104:栅极间隔物
25.108:鳍状结构
26.110:栅极结构
27.120:缓冲区
28.122:通道区
29.122s、322s:侧表面
30.124:源极/漏极区
31.130:层间介电层
32.138:浅沟槽隔离区
33.160:内侧间隔物结构
34.162b:背表面
35.162f:前表面
36.300:方法
37.305、310、315、320、325:步骤
38.306、406、762:介电层
39.322:牺牲层
40.410:牺牲栅极结构
41.436、536、636、1336、1401:凹陷结构
42.901、1001:箭头
43.902、904、906、908、1002、1004:方案
44.910r、912r、1010r:粒子束
45.922、962:界面层
46.971:挥发性副产物
具体实施方式
47.值得注意的是,下述内容的“一实施例”、“一例示性的实施例”、“例示性”、或类似用语所述的实施例可包含特定的特征、结构、或特性,但每一实施例可不必包含特定的特征、结构、或特性。此外,这些用语不必视作相同实施例。此外,当结合实施例描述特定特征、结构、或特性时,无论是否明确说明,本技术领域中技术人员自可结合其他实施例以实施这些特征、结构、或特性。
48.应理解的是,此处的措词或用语的目的为说明而非限制,因此本技术领域中技术人员可依此处说明解释下述说明的措词或用语。
49.空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件,而非局限于图示方向。元件亦可转动90
°
或其他角度,因此方向性用语仅用以说明图示中的方向。
50.在一些实施例中,用语“大约”和“基本上”指的是在5%之内变化的给定数值(比如目标数值
±
1%、
±
2%、
±
3%、
±
4%、或
±
5%)。这些数值仅用于举例而非局限本发明实施例。用语“大约”和“基本上”指的数值%可由本技术领域中技术人员依此处启示的内容变化。
51.此处采用的用语“垂直”指的是大致垂直于基板表面。
52.与鳍状场效晶体管或全绕式栅极场效晶体管相关的鳍状物的图案化方法可为任何合适方法。举例来说,鳍状物的图案化方法可采用一或多道光微影工艺,包括双重图案化工艺或多重图案化工艺。一般而言,双重图案化工艺或多重图案化工艺结合光微影与自对准工艺,其产生的图案间距小于采用单一的直接光微影工艺所得的图案间距。举例来说,一实施例形成牺牲层于基板上,并采用光微影工艺图案化牺牲层。采用自对准工艺以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层,并可采用保留的间隔物以图案化鳍状物。
53.半导体产业的技术进展追求更高装置密度、更高效能、与更低成本的集成电路。在集成电路演进中,纳米片晶体管可取代平面场效晶体管与鳍状场效晶体管,以达更高装置密度的集成电路。纳米片晶体管可采用全绕式栅极结构以围绕每一纳米片,并有效缓解短通道效应。纳米片晶体管需要内侧间隔物以物理分隔纳米片晶体管的源极/漏极区与纳米片晶体管的全绕式栅极结构。形成内侧间隔物的工艺可包含内侧间隔物修整工艺,以移除源极/漏极区与纳米片通道层之间的内侧间隔物材料。内侧间隔物修整工艺不可为湿蚀刻工艺,因湿蚀刻工艺可能无法提供足够的晶圆级蚀刻一致性,以达具有晶圆级厚度一致性的内侧间隔物。内侧间隔物修整工艺可为干蚀刻工艺,其采用内侧间隔物的干蚀刻剂以蚀刻内侧间隔物材料。为保护纳米片通道层免于干蚀刻工艺损伤,干蚀刻工艺可进一步包含氧自由基以减少纳米片通道层上所吸附的内侧间隔物干蚀刻剂。然而含氧蚀刻剂会减少内侧间隔物材料上所吸附的内侧间隔物干蚀刻剂。内侧间隔物材料上所吸附的内侧间隔物干蚀刻剂减少,会劣化内侧间隔物修整工艺的蚀刻速率与蚀刻一致性,因此劣化集成电路制造的良率与产能。
54.为解决上述挑战,本发明实施例关于全绕式栅极场效晶体管所用的内侧间隔物的制作方法。形成内侧间隔物的工艺可包含形成凹陷结构于基板上,以及形成介电层于凹陷结构中。形成内侧间隔物的工艺可进一步包含进行内侧间隔物干蚀刻工艺,以移除介电层
而露出凹陷结构的侧表面。内侧间隔物干蚀刻工艺可为无氧干蚀刻工艺(比如干蚀刻工艺不施加任何含氧蚀刻剂),以避免内侧间隔物修整工艺的上述挑战,其易受蚀刻速率降低与蚀刻一致性降低所影响。此外,内侧间隔物干蚀刻工艺可为循环干蚀刻工艺。循环干蚀刻工艺的每一循环可包括第一自由基蚀刻工艺,其采用含第一卤素元素的第一蚀刻剂以蚀刻介电层。举例来说,第一蚀刻剂可为氟自由基,其可吸附于介电材料上并与介电材料反应以蚀刻介电材料。第一自由基蚀刻工艺可进一步包括含氢蚀刻剂如氢自由基,以增加蚀刻介电层的蚀刻速率。
55.循环干蚀刻工艺可包含第二自由基蚀刻工艺,以韩第二卤素元素的第二蚀刻剂蚀刻介电层。举例来说,第二蚀刻剂可为氯自由基,其有利于介电层与之前吸附于介电层表面上的第一蚀刻剂的部分反应,以蚀刻介电材料。因此第二自由基蚀刻工艺蚀刻介电层的蚀刻速率,可与第一自由基蚀刻工艺相比(比如实质上相同)。凹陷结构的侧表面上可进一步吸附第二蚀刻剂,以形成界面层于其上。界面层可保护凹陷结构的侧表面免于被第二自由基蚀刻工艺蚀刻。此外,界面层可保护凹陷结构的侧表面免于被循环干蚀刻工艺的后续循环的第一自由基蚀刻工艺蚀刻。因此整体的内侧间隔物干蚀刻工艺可增进介电材料的蚀刻速率,并降低凹陷结构的侧表面的蚀刻速率。本发明的优点在于增加内侧间隔物修整工艺(如内侧间隔物干蚀刻工艺)的蚀刻速率与蚀刻选择性,因此改善集成电路制造方法的良率与产能。
56.半导体装置100具有多个场效晶体管101形成于基板102上,如图1及图2所示的一些实施例。图1是一些实施中,半导体装置100的等角图。图2是一些实施例中,半导体装置100沿着图1的剖线b

b的剖视图(沿着x

z平面)。图1及图2中具有相同标号的单元的相关内容可彼此共用,除非另外说明。半导体装置100可包含于微处理器、存储存储器单元、或其他集成电路中。此外,图1及图2的一些实施例所示的每一场效晶体管101可为全绕式栅极场效晶体管。
57.如图1所示,基板102可为半导体材料如硅。在一些实施例中,基板102可包含结晶硅基板(如晶圆)。在一些实施例中,基板102可包含(i)半导体元素如硅或锗;(ii)半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟;(iii)半导体合金如碳化硅锗、硅锗、磷砷化镓、磷化铟镓、砷化铟镓、磷砷化铟镓、砷化铟铝、及/或砷化铝镓;或(iv)上述的组合。此外,基板102的掺杂可视设计需求而定(如p型基板或n型基板)。在一些实施例中,基板102可掺杂p型掺质(如硼、铟、铝、或镓)或n型掺质(如磷或砷)。
58.场效晶体管101可含有沿着x方向延伸的鳍状结构108、沿着y方向越过鳍状结构108的栅极结构110、与形成于鳍状结构108的部分上的源极/漏极区124。虽然图1显示的鳍状结构108含有两个场效晶体管101,但沿着鳍状结构108的鳍状场效晶体管101可为任何数目。在一些实施例中,场效晶体管101可包含多个沿着第一水平方向(如x方向)延伸的鳍状结构108,与沿着第二水平方向(如y方向)越过多个鳍状结构108的栅极结构110。
59.鳍状结构108可包含缓冲区120形成于基板102上。鳍状结构108可进一步包含一或多个通道区122形成于缓冲区120上。栅极结构110可包覆每一通道区122,使通道区122可作为场效晶体管101的通道。举例来说,栅极结构110可围绕并物理接触每一通道区122的上表面、侧表面、与下表面。缓冲区120与通道区122的材料组成可与基板102类似(比如晶格不匹配在5%以内)。在一些实施例中,缓冲区120与通道区122的每一者的组成可为硅或硅锗。缓
冲区120与通道区122的每一者可未掺杂、掺杂p型掺质、掺杂n型掺质、或掺杂固有掺质。在一些实施例中,缓冲区120与通道区122可均掺杂p型掺质或均掺杂n型掺质。
60.栅极结构110可为多层结构(未图示于图1),其包覆每一通道区122以调整场效晶体管101。栅极结构110的长度l
110
表示场效晶体管101的通道长度。在一些实施例中,长度l
110
可小于约50nm、小于约40nm、小于约30nm、小于约20nm、或小于约15nm。若长度l
110
高于上述上限,则半导体装置100无法达到个别技术节点所决定的鳍状物间距需求(对22nm的技术结点而言,鳍状物间距需小于60nm)。栅极结构110可包含栅极介电层(未图示于图1),与栅极(未图示于图1)位于栅极介电层上。栅极介电层可包含任何合适厚度的任何合适介电材料,其可提供场效晶体管101所用的通道调整。在一些实施例中,栅极介电层的组成可为氧化系或高介电常数的介电材料(如氧化铪或氧化铝)。在一些实施例中,栅极介电层的厚度可为约1nm至约5nm。依据此处所述的内容,栅极介电层所用的其他材料与厚度亦属本发明实施例的精神与范围。栅极可作为场效晶体管101所用的栅极端。栅极可包含任何合适的导电材料,其提供合适的功函数以调整场效晶体管101。在一些实施例中,栅极的组成可为氮化钛、氮化钽、氮化钨、钛、铝、铜、钨、钽、或镍。依据此处所述的内容,栅极所用的其他材料亦属本发明实施例的精神与范围。
61.源极/漏极区124可沿着x方向形成于每一通道区122与栅极结构110的两侧上。源极/漏极区124可接触通道区122的侧表面122s以作为场效晶体管101的源极/漏极端。源极/漏极区124可具有任何合适的横向(如y方向)宽度w
124
,比如约20nm至约200nm。源极/漏极区124的组成可为外延成长的半导体材料,其可与通道区122类似(比如晶格不匹配在5%内)。在一些实施例中,源极/漏极区124的组成可为硅、锗、硅锗、砷化铟镓、或砷化镓。源极/漏极区124可掺杂p型掺质、n型掺质、或固有掺质。在一些实施例中,源极/漏极区124与通道区122的掺杂形态不同。
62.半导体装置100可进一步包含栅极间隔物104于栅极结构110与源极/漏极区124之间。在一些实施例中,栅极间隔物104可进一步形成于鳍状结构108的侧表面上。栅极间隔物104的组成可为任何合适的介电材料。在一些实施例中,栅极间隔物104的组成可为氧化硅、氮化硅、或介电常数低于约3.9的低介电常数材料。在一些实施例中,栅极间隔物104的合适厚度t
104
可为约5nm至约15nm,或约5nm至约10nm。若厚度t
104
高于上述上限,则高通道电阻可能劣化场效晶体管101的速度。若厚度t
104
低于上述下限,则栅极至源极/漏极的高寄生电容可能劣化场效晶体管101的速度。依据此处所述的内容,栅极间隔物104所用的其他材料与厚度亦属本发明实施例的精神与范围。
63.半导体装置100可进一步包含浅沟槽隔离区138以提供电性隔离于鳍状结构108之间。此外,浅沟槽隔离区138可提供电性隔离于场效晶体管101与相邻的主动与被动单元(未图示于图1,且整合至基板102或沉积于基板102上)之间。浅沟槽隔离区138可包含一或多层的介电材料如氮化物层、氧化物层位于氮化物层上、以及绝缘层位于氮化物层上。在一些实施例中,绝缘层可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料、及/或其他合适的绝缘材料。依据此处所述的内容,浅沟槽隔离区138所用的其他介电材料亦属本发明实施例的精神与范围。
64.半导体装置100可进一步包含层间介电层130,以提供电性隔离至其围绕或覆盖的结构单元如栅极结构110与源极/漏极区124。在一些实施例中,栅极间隔物104可形成于栅
极结构110与层间介电层130之间。层间介电层130可包含任何合适的介电材料以提供电性绝缘,比如氧化硅、二氧化硅、碳氧化硅、氮氧化硅、碳氮氧化硅、或碳氮化硅。层间介电层130可具有任何合适厚度(比如约50nm至约200nm)以提供电性绝缘。依据此处所述的内容,层间介电层130所用的其他绝缘材料与厚度亦属本发明实施例的精神与范围。
65.如图2所示,半导体装置100可进一步包含内侧间隔物结构160以凸起进入鳍状结构108中。内侧间隔物结构160可分开栅极结构110与源极/漏极区124。举例来说,内侧间隔物结构160可沿着场效晶体管101的通道方向(如沿着x方向)形成于栅极结构110的两侧,以分开栅极结构110与源极/漏极区124。在一些实施例中,内侧间隔物结构160可形成于两个垂直(如z方向中)相邻的通道区122之间。内侧间隔物结构160可进一步具有与栅极结构110相邻的前表面162f。在一些实施例中,前表面162f可与栅极结构110实质上共平面。在一些实施例中,前表面162f可为实质上平坦的表面或弧形表面。内侧间隔物结构160可进一步具有与源极/漏极区124相邻的背表面162b。在一些实施例中,背表面162b可与源极/漏极区124实质上共平面。在一些实施例中,背表面162b可为实质上平坦的表面或弧形表面。在一些实施例中,相对于与通道区122的侧表面122s相邻的内侧间隔物结构160的垂直(如y方向)表面,背表面162b可为凹入表面。内侧间隔物结构160的组成可为任何合适的绝缘材料如低介电常数的介电材料,以电性分隔栅极结构110与源极/漏极区124。在一些实施例中,内侧间隔物结构160的组成可为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、或氮碳氧化硅。依据此处所述的内容,内侧间隔物结构160所用的其他材料亦属本发明实施例的精神与范围。
66.图3是一些实施例中,制作半导体装置100所用的方法300的流程图。为了说明目的,图3所示的步骤将搭配制作图1及图2所示的半导体装置100所用的制作工艺说明。图4是一些实施例中,半导体装置100于制作阶段的等角图。图5至图8及图11至图14是一些实施例中,多种制作阶段沿着图4的结构的剖线b

b的剖视图。图9及图10是一些实施例中,方法300中形成内侧间隔物结构160的蚀刻工艺的多种方案。可由不同顺序进行一些步骤或不进行一些步骤,端视特定应用而定。方法300可不产生完整的半导体装置100。综上所述,应理解在方法300之前、之中、及/或之后提供额外工艺,且一些其他工艺仅简述于此。此外,图1、图2、及图4至图14所示的相同标号的单元可彼此共用说明内容,除非另外说明。
67.如图3所示,步骤305形成凹陷结构于鳍状结构中。举例来说,可形成凹陷结构536(如图5所示)于鳍状结构108(如图4所示)中,如图4及5所示。形成凹陷结构536的工艺可包含(i)形成鳍状结构108(如图4所示)于基板102上;(ii)形成浅沟槽隔离区138(如图4所示)于蚀刻的基板102上,其采用沉积工艺与回蚀刻工艺;(iii)形成具有长度l
110
的牺牲栅极结构410(如图4所示)于鳍状结构108上;以及(iv)经由牺牲栅极结构410移除鳍状结构108以形成凹陷结构536。
68.如图4所示,形成鳍状结构108的工艺可包含(i)提供基板102;(ii)外延成长通道区122与牺牲层322于基板102上;以及(iii)采用蚀刻工艺经由图案化的遮罩层(未图示于图4)以蚀刻通道区122、牺牲层322、与基板102。
69.牺牲层322的组成可与通道区122的组成不同,并与基板102的组成类似(比如晶格不匹配在5%以内)。在一些实施例中,牺牲层322的组成可为硅锗,而通道区122的组成可为硅。在一些实施例中,牺牲层322与通道区122的组成可为硅锗,其锗原子%可彼此不同。通
道区122与牺牲层322可分别具有合适的厚度t
422
及t
322
。在一些实施例中,厚度t
422
及t
322
可各自为约5nm至约10nm。外延成长通道区122与牺牲层322的方法可采用任何合适的外延成长工艺,比如化学气相沉积工艺、低压化学气相沉积工艺、快速热化学气相沉积工艺、有机金属化学气相沉积工艺、原子层化学气相沉积工艺、超高真空化学气相沉积工艺、远端等离子体化学气相沉积工艺、分子束外延工艺、循环沉积

蚀刻工艺、或选择性外延成长工艺。依据此处所述的内容,通道区122与牺牲层322所用的其他材料、厚度、与外延成长工艺亦属本发明实施例的精神与范围。
70.移除通道区122、牺牲层322、与基板102的蚀刻工艺可包含干蚀刻工艺或湿蚀刻工艺,其可定义任何合适宽度w
108
的鳍状结构108,且宽度w
108
可为约5nm至约50nm。在一些实施例中,干蚀刻工艺可采用任何合适的蚀刻剂,比如含氧气体、含氟气体、含氯气体、或含溴气体,而湿蚀刻工艺可采用合适的湿蚀刻剂如稀释氢氟酸、氢氧化钾溶液、氨、或硝酸。依据此处所述的内容,鳍状结构108所用的其他宽度与蚀刻工艺亦属本发明实施例的精神与范围。
71.形成浅沟槽隔离区138的沉积工艺可包含任何合适的成长工艺,比如物理气相沉积工艺、化学气相沉积工艺、高密度等离子体化学气相沉积工艺、可流动的化学气相沉积工艺、或原子层沉积工艺。形成浅沟槽隔离区138所用的回蚀刻工艺可包含干蚀刻工艺、湿蚀刻工艺、或研磨工艺如化学机械研磨工艺。依据此处所述的内容,形成浅沟槽隔离区138所用的其他工艺亦属本发明实施例的精神与范围。
72.形成牺牲栅极结构410的工艺可包括(i)毯覆性沉积合适厚度(如约1nm至约5nm)的介电层于鳍状结构108上,其可采用合适的沉积工艺如化学气相沉积工艺、物理气相沉积工艺、或原子层沉积工艺;(ii)毯覆性沉积多晶硅层(未图示于图4)与硬遮罩层(未图示于图4)于介电层406上,其可采用合适的沉积工艺如化学气相沉积工艺、物理气相沉积工艺、或原子层沉积;(iii)经由图案化的遮罩层(未图示于图4)移除介电层406、多晶硅层、与硬遮罩层,其可采用蚀刻工艺;以及(iv)形成合适厚度t
104
(如约5nm至约15nm)的栅极间隔物104于多晶硅层的侧表面及/或鳍状结构108的侧表面上,其可采用合适的沉积工艺与蚀刻工艺。依据此处所述的内容,形成牺牲栅极结构410所用的其他工艺亦属本发明实施例的精神与范围。
73.如图5所示,在形成牺牲栅极结构410之后,可采用蚀刻工艺经由牺牲栅极结构410与栅极间隔物104移除通道区122、牺牲层322、与基板102,以形成凹陷结构536。蚀刻工艺可包含干蚀刻工艺或湿蚀刻工艺。在一些实施例中,蚀刻工艺可为时控蚀刻工艺。在一些实施例中,干蚀刻工艺可采用合适的蚀刻剂如含氧气体、含氟气体、含氯气体、或含溴气体,且湿蚀刻工艺可采用任何合适的湿蚀刻剂如稀释氢氟酸、氢氧化钾溶液、氨、或硝酸。如图5所示,最终凹陷结构536可露出鳍状结构108的侧表面,比如露出牺牲层322的侧表面322s并露出通道区122的侧表面122s。此外,最终凹陷结构536可露出栅极间隔物104的侧表面。此外,最终凹陷结构可定义通道区122的合适长度l
522
,比如约10nm至约50nm。在一些实施例中,长度l
522
可与长度l
110
及两倍的厚度t
104
的总和实质上相同。在一些实施例中,上侧通道区122的长度l
522
(如长度l
522a
)可与下侧通道区122的长度l
522
(如长度l
522b
)实质上相同。在一些实施例中,上侧通道区122的长度l
522
(如长度l
522a
)与下侧通道区122的长度l
522
(如长度l
522b
)的标准差可小于约1nm。
74.如图3所示,步骤310形成介电层于凹陷结构中。举例来说,可形成介电层762(如图
7所示)于图5的鳍状结构108中。形成介电层762的工艺可包含形成凹陷结构636(如图6所示)于图5的的牺牲层322中,其具有合适蚀刻深度s
636
(比如约2nm至约10nm),且其形成方法可采用蚀刻工艺以自通道区122选择性蚀刻牺牲层322。在一些实施例中,蚀刻深度s
636
可小于或实质上等于栅极间隔物104的厚度t
104
。在一些实施例中,选择性蚀刻工艺可使凹陷结构636所露出的侧表面322s成弧形。介电层762的形成工艺可进一步包含毯覆性沉积介电层762于凹陷结构436与凹陷结构636中,其沉积工艺可为化学气相沉积工艺、物理气相沉积工艺、或原子层沉积工艺。沉积的介电层762可覆盖鳍状结构108的侧表面,比如覆盖牺牲层322的侧表面322s并覆盖通道区122的侧表面122s。在一些实施例中,沉积的介电层762可实质上顺应性地覆盖鳍状结构108的上表面与侧表面。举例来说,牺牲栅极结构410上的介电层762具有厚度h
762
,而通道区122的侧表面122s上的介电层762具有厚度t
762
,且厚度h
762
实质上等于厚度t
762
。在一些实施例中,沉积的介电层762可实质上填入凹陷结构636。在一些实施例中,沉积的介电层762可具有彼此水平分开(在x方向中)的两个侧表面于凹陷结构536中。
75.如图3所示,步骤315进行循环蚀刻工艺以移除介电层。以图8为例,可进行图9及图10所示的循环蚀刻工艺,移除通道区122的侧表面122s上的介电层762的一部分(见图7),以定义内侧间隔物结构160,如图8至图10所示。循环蚀刻工艺可为无氧的干蚀刻工艺,以选择性蚀刻图7的介电层762而较少蚀刻通道区122,进而定义内侧间隔物结构160。在一些实施例中,循环蚀刻工艺不施加含氧蚀刻剂(比如蚀刻剂的化学配方不含氧)以蚀刻介电层762。在一些实施例中,循环蚀刻工艺可包含自由基蚀刻工艺的一或多个循环,其可横向地选择性蚀刻介电层762而较少蚀刻通道区122的侧表面122s,以定义内侧间隔物结构160。在一些实施例中,循环蚀刻工艺以第一蚀刻速率蚀刻介电层762,并以第二蚀刻速率蚀刻通道区122,其中第一蚀刻速率与第二蚀刻速率的比例可为约3至约50、约5至约50、约5至约40、约5至约30、或约5至约20。若比例低于上述下限,则循环蚀刻工艺可能损伤通道区122而减少半导体装置100的良率。若比例超出上述上限,则循环蚀刻工艺可能消耗更多工艺气体而增加半导体装置100的制造成本。在一些实施例中,上述下限与上限取决于循环蚀刻工艺中的活化能差异(至少来自于工艺气体物种,如搭配图9及图10说明的下述内容)。在一些实施例中,由于循环蚀刻工艺可选择性蚀刻介电层762而较少蚀刻通道区122,循环蚀刻工艺之后的最终通道区122的厚度t
122
可实质上等于步骤305所定义的厚度t
422
(如图5所示)。在一些实施例中,由于循环蚀刻工艺可选择性蚀刻介电层762而较少蚀刻通道区122,循环蚀刻工艺之后的最终通道层122的长度l
122
可实质上等于步骤305所定义的长度l
522
(如图5所示)。一些实施例在循环蚀刻工艺之后,上侧通道区122的长度l
122
(如长度l
122a
)与下侧通道区122的长度l
122
(如长度l
122b
)可实质上相同。一些实施例在循环蚀刻工艺之后,上侧通道区122的长度l
122
(如长度l
122a
)与下侧通道区122的长度l
122
(如长度l
122b
)的标准差可小于约1nm。
76.如图9所示,循环蚀刻工艺的每一循环可包含第一干蚀刻工艺。第一干蚀刻工艺可包含(i)提供含第一卤素元素的第一工艺气体;以及(ii)对第一工艺气体进行激发工艺、解离工艺、及/或离子化工艺,以产生粒子束910r(如自由基或离子)。在一些实施例中,第一工艺气体可包含三氟化氮、氟气、四氟化碳、或氟仿,其中第一工艺气体的个别第一卤素元素可为氟元素,且个别的粒子束910r可含氟为主的自由基及/或氟为主的等离子体。在一些实
施例中,粒子束910r的实质组成可为自由基(比如不含离子)。
77.粒子束910r可吸附于介电层762上,以形成界面层962于介电层762上。以图9的方案902为例,粒子束910r可吸附于介电层762的硅点位上,以形成键结si

910(如硅

氟键)于界面层962中,其中元素910可表示第一工艺气体的第一卤素元素(如氟元素)。粒子束910r可进一步吸附于介电层762的元素a的点位上,以形成键结a

910(如氮

氟键)于界面层962中。在一些实施例中,介电层762中的元素a可包含氮元素、碳元素、或氧元素。在一些实施例中,介电层762可为含氮元素的低介电常数的介电材料如碳氮化硅,而粒子束910r可为氟为主的自由基,其中个别的键结si

910可为硅

氟键,而个别的键结a

910可为氮

氟键。在第一蚀刻工艺时进入的后续粒子束910r可进一步与键结si

910反应,以形成挥发性副产物971。接着可自介电层762的表面蒸发挥发性副产物971,因此减少介电层762的体积(比如在方案902之下以第一干蚀刻工艺蚀刻介电层762)。在一些实施例中,粒子束910r可为氟为主的自由基,而个别的挥发性副产物971可为四氟化硅。
78.在一些实施例中,循环蚀刻工艺的每一循环的第一干蚀刻工艺可进一步包含(i)提供含氢元素的其他工艺气体;以及(ii)对其他工艺气体进行激发工艺、解离工艺、及/或离子化工艺以产生粒子束912r(如含氢自由基或含氢等离子体)。在一些实施例中,含氢元素的其他工艺气体可包含氢气、磷化氢、氨、或甲烷。如图9的方案902所示,粒子束912r可与键结a

910(如氮

氟键)作用,使元素910(如氟元素)自元素a的点位(如氮的点位)迁移(以箭头901表示)至相邻的硅点位(如相邻的键结si

910)。因此迁移的元素910(如氟元素)可与键结si

910(如硅

氟键)反应以形成挥发性副产物971,以增进第一干蚀刻工艺蚀刻介电层762的蚀刻速率。在图9所示的方案904的一些实施例中,粒子束912r可吸附于介电层762的元素a的点位上,以形成键结a

h(如氮

氢键)于界面层962中。通过粒子束912r与元素a的点位反应,可增加粒子束910r与介电层762的硅点位的反应速率及/或吸附速率以形成挥发性副产品971,因此增进第一干蚀刻工艺蚀刻介电层762的蚀刻速率。
79.在一些实施例中,循环蚀刻工艺的每一循环的第一干蚀刻工艺可稍微蚀刻通道区122。以图9所示的方案906为例,粒子束910r可形成键结si

910(如硅氟键)于通道区122上的界面层922中,以吸附于通道区122的硅点位上。后续进入的粒子束910r(如氟自由基)可进一步与键结si

910(如硅

氟键)反应,以形成挥发性副产物971而蚀刻通道区122。在图9所示的方案908的一些实施例中,粒子束912r(如氢自由基)可形成键结si

h于通道区122上的界面层922中,以吸附于通道区122的硅点位上。后续产生的粒子束912r可进一步与硅

氢键反应以形成挥发性的硅烷而蚀刻通道区122。方案902及904(比如蚀刻介电层762)与方案906及908(比如蚀刻通道区122)相较,粒子束912r可加速介电层762的硅点位上对元素910(如来自第一工艺气体的第一氟元素)的吸附速率。综上所述,第一干蚀刻工艺蚀刻介电层762的速率,大于蚀刻通道区122的速率。在一些实施例中,方案902/904以及方案906/908之间的活化能差异可小于约0.1ev,使第一干蚀刻工艺蚀刻介电层762的速率可大于或实质上等于蚀刻通道区122的速率。在一些实施例中,第一干蚀刻工艺蚀刻介电层762的蚀刻速率与第一干蚀刻工艺蚀刻通道区122的蚀刻速率的比例可为约0.5至约5,或约1至约3。若比例低于上述下限,则第一干蚀刻工艺会对通道区122造成额外损伤,因此减少半导体装置100的良率。若比例超出上述上限,则第一干蚀刻工艺可能消耗更多工艺气体,因此增加半导体装置100的制造成本。在一些实施例中,上述的上限与下限取决于方案902/904与方案906/
908之间的活化能差异。
80.如图10所示,循环蚀刻工艺的每一循环在第一干蚀刻工艺之后,可进一步包含第二干蚀刻工艺。第二干蚀刻工艺可包含(i)提供含第二卤素元素的第二工艺气体;以及(ii)对第二工艺气体进行激发工艺、解离工艺、及/或离子化工艺以产生粒子束1010r(如自由基或等离子体)。在一些实施例中,粒子束1010r的组成实质上为自由基(比如不含离子)。与第二干蚀刻工艺相关的第二卤素元素以及与第一干蚀刻工艺相关的第一卤素元素可不同。在一些实施例中,第二卤素元素的原子量可大于第一卤素元素的原子量。举例来说,与第二干蚀刻工艺相关的第二卤素元素可为氯元素,而与第一干蚀刻工艺相关的第一卤素元素可为氟元素。第二工艺气体含有第二卤素元素而不含第一卤素元素(比如第二工艺气体不含第一卤素元素)。举例来说,与第一干蚀刻工艺相关的第一卤素元素可为氟元素,而第二工艺气体可无氟(比如第二工艺气体的化学配方不含氟元素)。在一些实施例中,第二工艺气体可含氯气、四氯化硅、或三氯化硼,其中第二工艺气体的第二卤素元素可为氯,且个别的粒子束1010r可含氯为主的自由基及/或氯为主的等离子体。如图10的方案1002所示,粒子束1010r(如氯自由基)可与介电层762的键结a

910(如氮

氟键,由第一干蚀刻工艺所形成)反应,使元素910(如氟元素,来自元素a如氮点位的第一卤素元素)迁移(如箭头1001)至相邻的硅点位(如相邻的硅

氟键)。迁移的元素910(如氟元素)可与键结si

910(如硅

氟键)反应以形成挥发性副产物971(如四氟化硅),因此在第二干蚀刻工艺时蚀刻介电层762。在一些实施例中,粒子束1010r(如氯自由基)可吸附于介电层762上以形成键结si

1010(如硅

氯键,未图示于图10的方案1002)或键结a

1010(如氮

氯键,未图示于图10),其中第二蚀刻工艺时产生的后续粒子束1010r可进一步与键结si

1010及键结a

1010反应(其活化能够低,比如低于约0.5ev或低于约0.1ev),以蚀刻介电层762。
81.此外,第二干蚀刻工艺对通道区122具有可忽略的蚀刻速率。以图10的方案1004为例,粒子束1010r可吸附于通道区122的硅点位上,或与键结si

910反应(如第一干蚀刻工艺所形成的硅氟键)。粒子束1010r吸附于通道区122上,可形成键结si

1010(如硅

氯键)于通道区122上的界面层922中。后续产生的粒子束1010r可进一步与键结si

1010反应,且此反应的活化能大于方案1002的活化能。在一些实施例中,方案1004的活化能可比方案1002的活化能大至少约0.1ev,比如约0.1ev至约0.5ev。综上所述,第二干蚀刻工艺可选择性蚀刻介电层762(如方案1002所示)而较少蚀刻通道区122(如方案1004所示)。举例来说,第二干蚀刻工艺蚀刻介电层762的蚀刻速率与第二干蚀刻工艺蚀刻通道区122的蚀刻速率的比例,可为约5至约50、约5至约40、约5至约30、或约5至约20。若比例低于上述下限,则第二干蚀刻工艺可能造成通道区122的额外损伤,因此减少半导体装置100的良率。若比例超出上述上限,则第二干蚀刻工艺可能消耗更多工艺气体而增加半导体装置100的制造成本。在一些实施例中,上述上限与下限取决于方案1002及1004之间的活化能差异。
82.此外,与第一干蚀刻工艺相较,第二干蚀刻工艺对介电层762的蚀刻选择性更大于对通道区122的蚀刻选择性。由于方案902/904与方案906/908之间的活化能差异(比如小于约0.1ev)可小于方案1002与方案1004之间的活化能差异(比如大于约0.1ev),第二干蚀刻工艺对介电层762与通道区122的蚀刻选择性可大于第一干蚀刻工艺对介电层与通道区122的蚀刻选择性。在一些实施例中,第二干蚀刻工艺的蚀刻选择性(比如第二干蚀刻工艺对介电层762的蚀刻速率与对通道区122的蚀刻速率的比例)与第一干蚀刻工艺的蚀刻选择性
(比如第一干蚀刻工艺对介电层762的蚀刻速率与对通道区122的蚀刻速率的比例)的比例,可为约1至约20、约2至约20、约2至约15、约2至约10、或约2至约5。若比例低于上述下限,则第一干蚀刻工艺会对通道区122造成额外损伤,因此减少半导体装置100的良率。若比例超出上述上限,则第二干蚀刻工艺可能消耗更多工艺气体,因此增加半导体装置100的制造成本。在一些实施例中,上述上限与下限取决于(i)方案902/904与方案906/908之间的活化能差异,与(ii)方案1002与方案1004之间的活化能差异。
83.在一些实施例中,由于方案902/904与方案906/908之间的活化能差异可小于方案1002与方案1004之间的活化能差异,第二干蚀刻工艺对通道区122的蚀刻速率小于第一干蚀刻工艺对通道区122的蚀刻速率。在一些实施例中,第二干蚀刻工艺蚀刻通道区122的蚀刻速率与第一干蚀刻工艺蚀刻通道区122的蚀刻速率的比例,可为约0.05至约1、约0.05至约0.8、约0.05至约0.6、约0.05至约0.4、约0.05至约0.2、或约0.05至约0.1。若比例低于上述下限,第一干蚀刻工艺可能对通道区122造成额外损伤,因此减少半导体装置100的良率。若比例超出上述上限,第二干蚀刻工艺可对通道区122造成额外损伤,因此减少半导体装置100的良率。在一些实施例中,上述上限与下限取决于(i)方案902/904以及方案906/908之间的活化能差异,以及(ii)方案1002以及方案1004之间的活化能差异。
84.在一些实施例中,由于方案902与方案1002之间的活化能差异可彼此相同,第一干蚀刻工艺与第二干蚀刻工艺可由实质上彼此相同的蚀刻速率蚀刻介电层762。
85.在一些实施例中,由于第二干蚀刻工艺的蚀刻选择性大于第一干蚀刻工艺的蚀刻选择性,需要提供较小射频功率至第一干蚀刻工艺与较大射频功率至第二干蚀刻工艺,以增加循环蚀刻工艺的整体蚀刻选择性,进而蚀刻介电层762而较少蚀刻通道区122。在一些实施例中,产生第一干蚀刻工艺与第二干蚀刻工艺所用的粒子束910r及1010r可包含分别提供第一射频功率及第二射频功率,而第一射频功率与第二射频功率的比例可为约0.05至约1、约0.05至约0.8、约0.05至约0.6、约0.05至约0.4、或约0.05至约0.2。若第一射频功率与第二射频功率的比例高于上述上限,则整体的循环蚀刻工艺可能无法提供足够的蚀刻选择性以蚀刻介电层762而较少蚀刻通道区122,因为第一干蚀刻工艺可能比第二干蚀刻工艺的蚀刻选择性差,如上所述。若第一射频功率与第二射频功率的比例低于上述下限,则第一干蚀刻工艺的能量不足以形成粒子束910r及/或912r。
86.在一些实施例中,由于第二干蚀刻工艺的蚀刻选择性大于第一干蚀刻工艺的蚀刻选择性,第一干蚀刻工艺的蚀刻时间须小于第二干蚀刻工艺的蚀刻时间,以增加循环蚀刻工艺对介电层762与通道区122的整体蚀刻选择性。在一些实施例中,第一干蚀刻工艺与第二干蚀刻工艺可各自历时第一蚀刻时间与第二蚀刻时间,且第一蚀刻时间与第二蚀刻时间的比例可为约0.05至约1、约0.05至约0.8、约0.05至约0.6、约0.05至约0.4、或约0.05至约0.2。若第一蚀刻时间与第二蚀刻时间的比例高于上述上限,则整体的循环蚀刻工艺对介电层762与通道区122的蚀刻选择性不足,因为第一干蚀刻工艺比第二干蚀刻工艺的蚀刻选择性低,如上所述。若第一蚀刻时间与第二蚀刻时间的比例低于上述下限,则第一干蚀刻工艺的时间不足以形成离子束910r及/或912r。
87.在一些实施例中,由于第二干蚀刻工艺的蚀刻选择性大于第一干蚀刻工艺的蚀刻选择性,因此需要减少第一干蚀刻工艺所用的第一工艺气体的流速,并增加第二干蚀刻工艺所用的第二工艺气体的流速,使循环蚀刻工艺蚀刻介电层762而较少蚀刻通道区122的整
体蚀刻选择性增加。在一些实施例中,第一干蚀刻工艺与第二干蚀刻工艺可分别提供第一流速与第二流速的第一工艺气体与第二工艺气体,且第一流速与第二流速的比例可为约0.05至约1、约0.05至约0.8、约0.05至约0.6、约0.05至约0.4、或约0.05至约0.2。若第一流速与第二流速的比例高于上述上限,则整体的循环蚀刻工艺对介电层762与通道区122的蚀刻选择性不足,因为第一干蚀刻工艺比第二干蚀刻工艺的蚀刻选择性低,如上所述。若第一流速与第二流速的比例低于上述下限,则第一干蚀刻工艺的工艺气体不足以形成离子束910r及/或912r。
88.在一些实施例中,由于第二干蚀刻工艺的蚀刻选择性大于第一蚀刻工艺的蚀刻选择性,需要减少第一干蚀刻工艺配送第一工艺气体的时间,并增加第二干蚀刻工艺配送第二工艺气体的时间,以增加循环蚀刻工艺蚀刻介电层762而较少蚀刻通道区122的整体蚀刻选择性。在一些实施例中,第一干蚀刻工艺与第二干蚀刻工艺可分别以第一配送时间与第二配送时间提供第一工艺气体与第二工艺气体。其中第一配送时间与第二配送时间的比例可为约0.05至约1、约0.05至约0.8、约0.05至约0.6、约0.05至约0.4、或约0.05至约0.2。若第一配送时间与第二配送时间的比例高于上述上限,则整体的循环蚀刻工艺对介电层762与通道区122的蚀刻选择性不足,因为第一干蚀刻工艺不如第二干蚀刻工艺的蚀刻选择性,如上所述。若第一配送时间与第二配送时间的比例低于上述下限,则第一干蚀刻工艺的工艺气体不足以形成粒子束910r及/或912r。
89.在一些实施例中,含第一卤素元素的第一工艺气体可不含第二卤素元素(比如第一工艺气体不含第二卤素元素)。举例来说,与第二干蚀刻工艺相关的第二卤素元素可为氯元素,而第一工艺气体可无氯(比如第一工艺气体的化学配方不含氯)。
90.在进行第二干蚀刻工艺之后,循环蚀刻工艺可进行下一循环的第一干蚀刻工艺以蚀刻介电层762,并形成键结a

910于界面层962如图9所示。接着进行下一循环的第二干蚀刻工艺以迁移元素a以选择性蚀刻介电层762而较少蚀刻通道区122,如图10所示。
91.在一些实施例中,定义内侧间隔物结构160所用的循环蚀刻工艺,可为原子层蚀刻工艺(如原子层蚀刻模式)。在原子层蚀刻模式中,第一干蚀刻工艺可形成界面层962及922如自我限制的表面层,其(i)不与进入的粒子束910r及912r反应,且(ii)避免下方的介电层762及通道区122与进入的粒子束910r及912r反应。此外,原子层蚀刻模式中的第二干蚀刻工艺可选择性蚀刻界面层962而较少蚀刻下方的介电层762及/或通道层122。在一些实施例的原子层蚀刻模式中,由于界面层962为自我限制的表面层,界面层962可具有实质上固定的厚度t
962
,比如约0.1nm至约1.0nm或约0.1nm至约0.5nm,不论第一干蚀刻工艺历时多久。类似地,由于界面层922可为自我局限的表面层,原子层蚀刻模式中的界面层922可具有实质上固定的厚度t922,比如约0.1nm至约1.0nm或约0.1nm至约0.5nm,不论第一蚀刻工艺历时多久。在一些实施例中,原子层蚀刻模式中的循环蚀刻工艺的每一循环可蚀刻的厚度,实质上等于介电层762的厚度(比如实质上等于厚度t
762
)。
92.如图3所示,步骤320形成源极/漏极区于凹陷结构中。以图11为例,可形成源极/漏极区124于凹陷结构536之中与内侧间隔物结构160之上。形成源极/漏极区124的工艺可包含外延成长源极/漏极区124于图8的结构中,其可采用外延成长工艺如化学气相沉积工艺、低压化学气相沉积工艺、快速热化学气相沉积工艺、有机金属化学气相沉积工艺、原子层化学气相沉积工艺、超高真空化学气相沉积工艺、远端等离子体化学气相沉积工艺、分子束外
延工艺、循环沉积蚀刻工艺、或选择性外延成长工艺。外延成长工艺可采用合适前驱物如硅烷、乙硅烷、二氯硅烷、或锗烷。外延成长工艺可进一步采用合适的掺质前驱物如乙硼烷、磷化氢、或砷化氢以掺杂源极/漏极区124。综上所述,最终源极/漏极区124可成长于牺牲栅极结构410与栅极间隔物104之下的通道区122上并接触通道区122。最终源极/漏极区124可进一步成长于内侧间隔物结构160上并接触内侧间隔物结构160,其可垂直地(在z方向中)夹设于两个垂直(在z方向中)的通道区122之间。依据此处所述的内容,形成源极/漏极区124所用的其他外延成长工艺亦属本发明实施例的精神与范围。
93.如图3所示,步骤325形成金属栅极结构于鳍状结构上。举例来说,可形成栅极结构110(如图2所示)于鳍状结构108上。形成栅极结构110的工艺可包含(i)形成层间介电层130(如图12所示)以与图11的牺牲栅极结构410共平面,其可采用合适的沉积工艺如物理气相沉积或化学气相沉积,以集合式的蚀刻工艺如化学机械研磨工艺;(ii)移除牺牲层并形成凹陷结构1336(如图13所示)以露出介电层406,其可采用蚀刻工艺;以及(iii)移除介电层406以露出牺牲层322,其可采用蚀刻工艺。在一些实施例中,形成凹陷结构1336所用的蚀刻工艺可包含采用氯、氟、或溴如气体蚀刻剂的干蚀刻工艺。在一些实施例中,形成凹陷结构1336所用的蚀刻工艺可包含采用氢氧化铵、氢氧化钠、或氢氧化钾如湿蚀刻剂的湿蚀刻工艺。在一些实施例中,移除介电层306所用的蚀刻工艺可包含采用氯、氟、或溴如气体蚀刻剂的干蚀刻工艺。在一些实施例中,移除介电层306所用的蚀刻工艺可包含采用氢氟酸如湿蚀刻剂的湿蚀刻工艺。
94.形成栅极结构110的工艺可进一步包含:移除图13的牺牲层以形成凹陷结构1401(如图14所示),并采用等离子体蚀刻工艺或自由基蚀刻工艺;并将栅极介电材料(未图示于图2)与栅极(未图示于图2)填入图14的凹陷结构1401,其可采用合适的沉积工艺如原子层沉积工艺或化学气相沉积工艺,以及合适的回蚀刻工艺如化学机械研磨工艺。依据此处所述的内容,形成栅极结构110所用的其他工艺亦属本发明实施例的精神与范围。
95.本发明实施例提供例示性的晶体管内侧间隔物结构与其形成方法。形成内侧间隔物结构的方法可包含沉积介电材料于鳍状结构的侧表面上,并进行循环蚀刻工艺以选择性蚀刻介电层而较少蚀刻鳍状结构。循环蚀刻工艺可为无氧自由基蚀刻工艺。此外,循环蚀刻工艺的每一循环可包含第一自由基蚀刻工艺与第二自由基蚀刻工艺。第一自由基蚀刻工艺可施加第一卤素自由基如氟自由基以蚀刻介电层。第一自由基蚀刻工艺可吸附第一卤素自由基于介电表面上以形成界面层。第二自由基蚀刻工艺可施加第二卤素自由基如氯自由基,以与界面层反应以进一步蚀刻介电层。第一自由基蚀刻工艺及/或第二自由基蚀刻工艺可选择性蚀刻介电层而较不蚀刻鳍状结构。此外,在第一自由基蚀刻工艺与第二自由基蚀刻工艺之间不破真空。本发明实施例的优点在于提供无氧干蚀刻法以形成内侧间隔物结构,其厚度一致性改善且蚀刻速率较高,因此可改善半导体装置的可信度与产能。
96.在一实施例中,第一蚀刻工艺包括提供第一含卤素工艺气体,且其中第二蚀刻工艺包括提供第二含卤素工艺气体,且第一含卤素工艺气体与第二含卤素工艺气体所含的卤素不同。
97.在一实施例中,第一蚀刻工艺历时第一时间,第二蚀刻工艺历时第二时间,且第二时间大于第一时间。
98.在一实施例中,以第一射频功率进行第一蚀刻工艺,并以第二射频功率进行第二
蚀刻工艺,且第二射频功率大于第一射频功率。
99.在一实施例中,第一蚀刻工艺包括以第三蚀刻速率蚀刻介电层,第二蚀刻工艺以第四蚀刻速率蚀刻介电层,且第四蚀刻速率实质上等于第三蚀刻速率。
100.在一实施例中,第一蚀刻工艺包括以第三蚀刻速率蚀刻介电层,第二蚀刻工艺以第四蚀刻速率蚀刻介电层,且第三蚀刻速率与第一蚀刻速率的比例大于第四蚀刻速率与第二蚀刻速率的比例。
101.在一实施例中,第二蚀刻选择性与第一蚀刻选择性的比例大于约2。
102.在一实施例中,上述方法还包括在进行第二蚀刻工艺之后进行第三蚀刻工艺以移除介电层,其中第一蚀刻工艺与第三蚀刻工艺提供相同的蚀刻剂。
103.在一些实施例中,半导体装置的形成方法包括形成鳍状结构于基板上。鳍状结构可包括第一通道层与牺牲层。方法可还包括形成第一凹陷结构于鳍状结构的第一部分中;形成第二凹陷结构于鳍状结构的第二部分的牺牲层中;形成介电层于第一凹陷结构与第二凹陷结构中;以及进行无氧循环蚀刻工艺以蚀刻介电层,并露出鳍状结构的第二部分的通道层。进行无氧循环蚀刻工艺的步骤包括:进行第一蚀刻选择性的第一蚀刻工艺,以选择性蚀刻介电层而较少蚀刻鳍状结构的第二部分的通道层;以及进行第二蚀刻选择性的第二蚀刻工艺,以选择性蚀刻介电层而较少蚀刻鳍状结构的第二部分的通道层,且第二蚀刻选择性大于第一蚀刻选择性。
104.在一些实施例中,半导体装置的形成方法包括:形成鳍状结构于基板上;形成凹陷结构于鳍状结构中;形成介电层于凹陷结构上;以及进行无氧的循环蚀刻工艺以蚀刻介电层。无氧的循环蚀刻工艺可包括以第一蚀刻剂进行第一蚀刻工艺而移除介电层的第一部分;以及以第二蚀刻剂进行第二蚀刻工艺而移除介电层的第二部分。第一蚀刻剂包括第一卤素元素,第二蚀刻剂包括第二卤素元素,且第一卤素元素与第二卤素元素不同。
105.在一实施例中,循环蚀刻工艺包括原子层蚀刻工艺。
106.在一实施例中,第一蚀刻工艺提供第一含卤素工艺气体,第二蚀刻工艺提供第二含卤素工艺气体,且第一含卤素工艺气体与第二含卤素工艺气体不同。
107.在一实施例中,第二蚀刻工艺不含第一卤素元素以移除介电层。
108.在一实施例中,第一卤素元素的原子量小于第二卤素元素的原子量。
109.在一实施例中,第一蚀刻工艺包括流入第一工艺气体并历时第一时间,第二蚀刻工艺包括流入第二工艺气体并历时第二时间,且第二时间大于第一时间。
110.在一实施例中,上述方法还包括在进行第二蚀刻工艺之后,以第一蚀刻剂进行第三蚀刻工艺。
111.在一些实施例中,半导体结构的形成方法包括:形成栅极结构于基板的第一部分上;形成凹陷结构于基板的第二部分上;形成介电层于凹陷结构中与基板的第二部分上;进行循环蚀刻工艺以蚀刻介电层而露出基板的第二部分,其包括:进行第一蚀刻工艺以移除介电层的第一部分;以及形成源极/漏极接点结构于凹陷结构中与介电层上。循环蚀刻工艺包括进行第一蚀刻工艺以移除介电层的第一部分;以及进行第二蚀刻工艺以移除介电层的第二部分。第一蚀刻工艺包括以第一蚀刻速率蚀刻基板的第一部分,而第二蚀刻工艺包括以第二蚀刻速率蚀刻基板的第一部分,且第二蚀刻速率小于第一蚀刻速率。
112.在一实施例中,第一蚀刻工艺包括以第三蚀刻速率移除介电层的自由基蚀刻工
艺,且第三蚀刻速率大于第一蚀刻速率与第二蚀刻速率。
113.在一实施例中,第二蚀刻工艺包括以第三蚀刻速率移除介电层的第二部分的自由基蚀刻工艺,且第三蚀刻速率大于第一蚀刻速率与第二蚀刻速率。
114.在一实施例中,第一蚀刻工艺包括提供第一含卤素的工艺气体,第二蚀刻工艺包括提供第二含卤素的工艺气体,且第一含卤素的工艺气体与第二含卤素的工艺气体不同。
115.在一实施例中,第一蚀刻工艺包括流入第一工艺气体并历时第一时间,第二蚀刻工艺包括流入第二工艺气体并历时第二时间,且第二时间大于第一时间。
116.上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础,设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解,这些等效置换并未脱离本发明精神与范围,并可在未脱离本发明的精神与范围的前提下进行改变、替换、或变动。
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