本技术涉及半导体制造工艺，尤其涉及一种通过缩小掩膜实现待刻蚀层缩减的方法、或者通过增大掩膜实现待刻蚀层开窗缩减的方法以及一种芯片。
背景技术：
1、晶体管是芯片中的最基本单元。晶体管的大小和性能决定了芯片的集成度、性能和成本。在不同的晶体管类型中，金属-绝缘体-半导体结构的场效应晶体管(metalinsulator semiconductor field effect transistor，misfet)由于其简单的结构和更低的静态功耗，成为了最广泛使用的晶体管结构。
2、图1示例性的示出了misfet的工艺结构图和电路图。misfet包括衬底，形成在衬底表层内的源极注入区和漏级注入区，衬底的位于源极注入区和漏级注入区之间区域形成沟道区，以及，沟道区上形成有栅极，且栅极和沟道区之间被栅介质层隔离开，栅极的侧面被侧墙覆盖。
3、lgs为源极到栅极的距离，lgd为漏极到栅极的距离，lg为栅长。其中，栅长lg是影响器件性能的关键参数，也是衡量工艺能力的关键尺寸。
4、lg越小，载流子从源极到达漏极所需要的距离越短，经历时间越少，响应速度越快。同时，更小的栅长lg也有利于晶体管尺寸的减小，是提高芯片集成度的手段之一。
5、如何通过简单的半导体工艺，实现小线宽的栅极，以提升晶体管性能，提高芯片集成度，是目前丞待解决的技术问题。
技术实现思路
1、本技术提供一种通过缩小掩膜实现待刻蚀层缩减的方法、通过增大掩膜实现待刻蚀层开窗缩减的方法、场效应晶体管的制作方法、芯片中互连线的制作方法，以及一种芯片。主要目的提供一种可以不会复杂工艺制程，还可以制得小线宽的栅极的工艺手段。
2、为达到上述目的，本技术的实施例采用如下技术方案：
3、一方面，本技术提供了一种场效应晶体管的制作方法，该制作方法包括：
4、在衬底上形成栅导电层，以及，在栅导电层的背离衬底的一侧形成掩膜图案层，且掩膜图案层的材料包括第一半导体材料或者介质材料；
5、减薄掩膜图案层的侧面和背离栅导电层的表面，使得掩膜图案层的尺寸缩减至预设尺寸；
6、以减薄后的掩膜图案层为掩膜，将减薄后的掩膜图案层的图案转移至栅导电层，使得栅导电层的尺寸缩减至预设尺寸，制得场效应晶体管的栅极。
7、本技术给出的场效应晶体管的制作方法中，由于在栅导电层上形成的掩膜图案层的掩膜材料，可以包括第一半导体材料，或者可以包括介质材料，比如，包括硅或者锗半导体材料时，可以通过氧化或者氮化的方式，使得硅或者锗被氧化，或者被氮化，并且，诸如硅或者锗这些半导体材料被氧化或者氮化后，形成的化合物的分子之间间距比较大，化合物致密度小，氧化或者氮化速率很快，使得掩膜图案在比较短的时间内，缩减更多的尺寸，从而缩短制程，简化制备工艺。再比如，掩膜材料包括介质材料时，可以采用各向同性刻蚀，对介质材料进行多面同时刻蚀，并且，介质材料刻蚀速度较快，在比较短的时间内就可以使得掩膜图案达到预设尺寸，缩短制程，简化工艺。
8、另外，在制备时，可以根据所需要制得的栅极尺寸，对掩膜图案进行减薄，以达到小尺寸栅极。
9、在一种可能的实现方式中，制得场效应晶体管的栅极之后，制作方法还包括：当掩膜材料包括介质材料时，在衬底上形成层间介质，以使得栅极、减薄后的掩膜图案层被层间介质覆盖。
10、也就是，若采用介质材料作为掩膜材料时，在制得栅极之后，可以不用将掩膜图案层去掉，而保留下来，再去形成层间介质，从而使得制得的晶体管的栅极，与层间介质之间还具有介质材料的掩膜图案层，这样在不影响晶体管性能的基础上，还可以省略去除掩膜图案层的工艺。
11、在一种可能的实现方式中，制得场效应晶体管的栅极之后，制作方法还包括：当掩膜图案层的材料包括第一半导体材料时，去除减薄后的掩膜图案层，在衬底上形成层间介质，以使得栅极被层间介质覆盖。
12、如果掩膜材料采用半导体材料时，在形成层间介质之前，需要将掩膜图案层去除掉。
13、在一种可能的实现方式中，制得场效应晶体管的栅极之后，制作方法还包括：对衬底的位于栅极的两侧分别进行掺杂，以制得场效应晶体管的源极掺杂区和漏极掺杂区。
14、这样制得晶体管栅极的工艺，属于前栅工艺。
15、在一种可能的实现方式中，减薄掩膜图案层的侧面和背离栅导电层的表面之前，掩膜图案层的沿第一方向的尺寸为s，预设尺寸包括沿第一方向的第一预设尺寸，第一预设尺寸为lg，0.4≤lg/s≤0.6。
16、在一种可能的实现方式中，第一半导体材料包括硅、锗、硅锗中的至少一种；介质材料包括氧化硅、氮化硅、氧化铝中的至少一种。
17、在一种可能的实现方式中，第一半导体材料能够被氧化或者氮化，且第一半导体材料的氧化或者氮化速率为v，0.4≤v≤0.6，第一半导体材料被氧化或者氮化后，体积膨胀至原来的1.5倍以上。
18、采用此类半导体材料作为掩膜材料时，可以在较短的时间内，被氧化或者被氮化。
19、在一种可能的实现方式中，当掩膜图案层的材料包括介质材料时；减薄掩膜图案层的侧面和背离栅导电层的表面，包括：各向同性刻蚀掩膜图案层的侧面和背离栅导电层的表面。
20、比如，可以采用蒸汽刻蚀或者原子层刻蚀等各向同性刻蚀工艺。
21、在一种可能的实现方式中，当掩膜图案层的材料包括第一半导体材料时；减薄掩膜图案层的侧面和背离栅导电层的表面，包括：氧化掩膜图案层的侧面和背离栅导电层的表面，以形成氧化层，或者，氮化掩膜图案层的侧面和背离栅导电层的表面，以形成氮化层；各向同性刻蚀氧化层或者氮化层。
22、如果采用诸如硅或者锗之类的半导体材料作为掩膜材料时，可以先对掩膜图案层进行氧化或者氮化，再进行各向同性刻蚀，得到预设尺寸。
23、在一种可能的实现方式中，在衬底上形成栅导电层之前，该制作方法还包括：在衬底上形成栅介质层，再在栅介质层上形成栅导电层。
24、这样制得的场效应晶体管中，位于源极掺杂区和漏极掺杂区之间的沟道区，和栅极之间被栅介质层隔离开。
25、另一方面，本技术还提供了一种芯片中互连线的制作方法，该制作方法包括：
26、在层间介质上形成待刻蚀互连线，层间介质位于衬底上，且层间介质内贯通有第一导电通道和第二导电通道，待刻蚀互连线连接第一导电通道和第二导电通道；
27、在待刻蚀互连线的背离层间介质的一侧形成掩膜图案层，且掩膜图案层的材料包括第一半导体材料或者介质材料；
28、减薄掩膜图案层的侧面和背离层间介质的表面，使得掩膜图案层的尺寸缩减至预设尺寸；
29、以减薄后的掩膜图案层为掩膜，将减薄后的掩膜图案层的图案转移至待刻蚀互连线，使得待刻蚀互连线的尺寸缩减至预设尺寸，以制得尺寸被缩小的，且电连接第一导电通道和第二导电通道的互连线。
30、本技术给出的用于电连接第一导电通道和第二导电通道的互连线的制备方法中，采用半导体材料或者介质材料作为硬掩膜材料，由于半导体材料在被氧化或者氮化，以缩小掩膜图案尺寸时，半导体材料反应效率很快，即在较短的时间内，就可以缩减至预设尺寸；或者，采用各向同性刻蚀工艺刻蚀介质材料，以缩小掩膜图案层尺寸时，在较短的时间内，可以刻蚀较厚的掩膜图案层。这样的话，就可以缩短互连线的制程，以在较短的时间内，制得所需尺寸的互连线。
31、在一种可能的实现方式中，互连线为芯片后道制程/工艺中的互连线。
32、在一种可能的实现方式中，第一半导体材料包括硅、锗、硅锗中的至少一种；介质材料包括氧化硅、氮化硅、氧化铝中的至少一种。
33、在一种可能的实现方式中，第一半导体材料能够被氧化或者氮化，且第一半导体材料的氧化或者氮化速率为v，0.4≤v≤0.6，第一半导体材料被氧化或者氮化后，体积膨胀至原来的1.5倍以上。
34、在一种可能的实现方式中，减薄掩膜图案的侧面和背离层间介质的表面之前，掩膜图案的沿第一方向的尺寸为s，预设尺寸包括沿第一方向的第一预设尺寸为lg，0.4≤lg/s≤0.6。
35、在一种可能的实现方式中，当掩膜图案层的材料包括介质材料时；减薄掩膜图案层的侧面和背离层间介质的表面，包括：各向同性刻蚀掩膜图案层的侧面和背离层间介质的表面。
36、在一种可能的实现方式中，当掩膜图案层的材料包括第一半导体材料时；减薄掩膜图案层的侧面和背离层间介质的表面，包括：氧化掩膜图案层的侧面和背离层间介质的表面，以形成氧化层，或者，氮化掩膜图案层的侧面和背离层间介质的表面，以形成氮化层；各向同性刻蚀氧化层或者氮化层。
37、如果采用诸如硅或者锗之类的半导体材料作为掩膜材料时，可以先对掩膜图案层进行氧化或者氮化，再进行各向同性刻蚀，得到预设尺寸。
38、再一方面，本技术还提供一种通过缩小掩膜实现待刻蚀层缩减的方法，该方法包括：
39、在衬底上形成待刻蚀层，以及，在待刻蚀层的背离衬底的一侧形成掩膜图案层，且掩膜图案层的材料包括第一半导体材料或者介质材料；
40、减薄掩膜图案层的侧面和背离待刻蚀层的表面，使得掩膜图案层的尺寸缩减至预设尺寸；
41、以减薄后的掩膜图案层为掩膜，将减薄后的掩膜图案层的图案转移至待刻蚀层，使得待刻蚀层的尺寸缩减至预设尺寸。
42、本技术给出的通过缩小掩膜实现待刻蚀层缩减的方法中，采用半导体材料或者介质材料作为硬掩膜材料，而不是采用金属作为硬掩膜材料。例如，当采用硅或者锗之类的半导体材料作为硬掩膜材料时，可以采用氧化或者氮化方式缩减掩膜图案，当采用介质材料作为硬掩膜材料时，可以采用各向同性刻蚀缩减掩膜图案，这些方式相比对金属氧化，均可以缩短制程，以制得所需要尺寸的待刻蚀层。
43、在一种可能的实现方式中，第一半导体材料包括硅、锗、硅锗中的至少一种；介质材料包括氧化硅、氮化硅、氧化铝中的至少一种。
44、在一种可能的实现方式中，第一半导体材料能够被氧化或者氮化，且第一半导体材料的氧化或者氮化速率为v，0.4≤v≤0.6，第一半导体材料被氧化或者氮化后，体积膨胀至原来的1.5倍以上。
45、在一种可能的实现方式中，减薄掩膜图案层的侧面和背离待刻蚀层的表面之前，掩膜图案的沿第一方向的尺寸为s，预设尺寸包括沿第一方向的第一预设尺寸为lg，0.4≤lg/s≤0.6。
46、比如，lg/s可以等于0.5，或者lg/s可以等于0.6。
47、在一种可能的实现方式中，当掩膜图案层的材料包括介质材料时；减薄掩膜图案层的侧面和背离待刻蚀层的表面，包括：各向同性刻蚀掩膜图案层的侧面和背离待刻蚀层的表面。
48、在一种可能的实现方式中，各向同性刻蚀包括蒸汽刻蚀或者原子层刻蚀。
49、在一种可能的实现方式中，掩膜图案层的材料包括氧化硅，待刻蚀层的材料包括氮化硅时，采用蒸汽刻蚀或者原子层刻蚀进行各向同性刻蚀；掩膜图案层的材料包括氮化硅或者氧化铝，待刻蚀层的材料包括氧化硅和氮化硅中的至少一种时，采用原子层刻蚀进行各向同性刻蚀；掩膜图案层的材料包括硅、锗、硅锗中的至少一种，待刻蚀层的材料包括氧化硅和氮化硅中的至少一种时，采用蒸汽刻蚀进行各向同性刻蚀。
50、也就是说，在实际工艺过程中，可以根据掩膜材料、待刻蚀材料，选择适宜的刻蚀工艺。
51、在一种可能的实现方式中，掩膜图案层的材料包括氧化硅，待刻蚀层的材料包括氮化硅时，采用原子层刻蚀进行各向同性刻蚀，且刻蚀气体包括八氟环丁烷和氩气；掩膜图案层的材料包括氮化硅，待刻蚀层的材料包括氧化硅时，采用原子层刻蚀进行各向同性刻蚀，且刻蚀气体包括二氟甲烷和氩气；掩膜图案层的材料包括氧化铝，待刻蚀层的材料包括氧化硅和氮化硅中的至少一种时，采用原子层刻蚀进行各向同性刻蚀，且刻蚀气体包括氟化氢和三甲基铝，或者包括氟化氢和乙酰丙酮锡。
52、在一种可能的实现方式中，掩膜图案层的材料包括氧化硅，待刻蚀层的材料包括氮化硅时，采用蒸汽刻蚀进行各向同性刻蚀，且刻蚀气体包括气态氟化氢和水蒸气，或者包括氟化氢和乙醇，或者包括氟化氢和丙酮，或者包括氟化氢和异丙醇；掩膜图案层的材料包括硅和锗中的至少一种，待刻蚀层的材料包括氧化硅或者氮化硅时，采用蒸汽刻蚀进行各向同性刻蚀，且刻蚀气体包括气态氯化氢。
53、即在工艺中，也可以根据掩膜材料、待刻蚀材料，选择适宜的刻蚀工艺和刻蚀气体。
54、在一种可能的实现方式中，当掩膜图案层的材料包括第一半导体材料时；减薄掩膜图案层的侧面和背离待刻蚀层的表面，包括：氧化掩膜图案层的侧面和背离待刻蚀层的表面，以形成氧化层，或者，氮化掩膜图案层的侧面和背离待刻蚀层的表面，以形成氮化层；各向同性刻蚀氧化层或者氮化层。
55、在一种可能的实现方式中，氧化或者氮化掩膜图案层的温度为t，150℃≤t≤700℃。
56、在一种可能的实现方式中，氧化或者氮化掩膜图案层的时间为t，0.3小时≤t≤3小时。
57、上述仅是示例性的给出了氧化或者氮化温度，氧化或者氮化时间，当然，也可以选择其他数值范围。
58、又一方面，本技术还提供一种芯片，该芯片包括：衬底和形成在衬底上的场效应晶体管，其中，衬底的表层形成有晶体管的源极掺杂区和漏极掺杂区，衬底的位于源极掺杂区和漏极掺杂区之间的区域形成晶体管的沟道区，沟道区上形成有晶体管的栅极，栅极和沟道区之间被栅介质层隔离开；栅极的背离栅介质层的一侧形成有介质层，且衬底上还形成有层间介质，栅介质层、栅极和介质层被层间介质覆盖。
59、在制备该结构的芯片时，可以利用介质材料形成掩膜层，这样的话，在制得栅极之后，可以保留掩膜层，不需要再采用额外的工艺将掩膜层去掉，随后，再形成层间介质，这样就可以制得栅极上覆盖有介质层的晶体管结构。
60、在一种可能的实现方式中，介质层的材料包括氧化硅、氮化硅、氧化铝中的至少一种。
61、又一方面，本技术还提供一种场效应晶体管的制作方法，该制作方法包括：
62、在衬底上形成层间介质，以及，在层间介质的背离衬底的一侧形成具有第一开窗的掩膜图案，且掩膜材料包括第一半导体材料或者介质材料，第一开窗的沿第一方向的尺寸大于预设尺寸，第一方向为平行于衬底的方向；
63、至少在第一开窗的侧面形成掩膜增厚层，使得第一开窗的尺寸缩减至预设尺寸；
64、以具有掩膜增厚层的掩膜图案层为掩膜，将缩减的第一开窗转移至层间介质，以在层间介质内形成尺寸具有预设尺寸的第二开窗；
65、在第二开窗内填充栅导电材料，以制得场效应晶体管的栅极。
66、利用本技术给出的方法制备场效应晶体管时，是通过增加扩大掩膜层，以缩减开窗尺寸，制得槽栅结构(位于开窗内的栅极可以被称为槽栅结构)。在该方法中，由于采用的是半导体材料或者介质材料作为掩膜材料，那么，在通过设置增后层，增加掩膜层厚度，减小第一开窗尺寸时，可以通过氧化或者氮化方式，形成掩膜层，或者，也可以通过设置新增掩膜层。
67、在一种可能的实现方式中，在第二开窗内填充栅导电材料之前，制作方法还包括：在第二开窗内填充介质材料，以在第二开窗的侧面和底面分别形成栅介质层。
68、也就是，在第二开窗内形成栅极之间，先形成栅介质层。
69、在一种可能的实现方式中，在衬底上形成层间介质之前，制作方法还包括：对衬底进行掺杂，以制得场效应晶体管的源极掺杂区和漏极掺杂区，衬底的位于源极掺杂区和漏极掺杂区之间的区域形成场效应晶体管的沟道区；在开设第二开窗时，第二开窗贯通至沟道区。
70、这样制得栅极的方式，可以被称为后栅工艺。
71、在一种可能的实现方式中，当掩膜图案层的材料包括第一半导体材料时；至少在第一开窗的侧面形成掩膜增厚层，包括：氧化掩膜图案层的侧面和背离层间介质的表面，以形成氧化层，或者，氮化掩膜图案层的侧面和背离层间介质的表面，以形成氮化层，氧化层或者氮化层使得掩膜图案体积膨胀，形成掩膜增厚层。
72、即就是当采用半导体材料作为掩膜材料时，可以通过氧化或者氮化的方式，使得掩膜材料体积膨胀，增加掩膜尺寸。
73、在一种可能的实现方式中，至少在第一开窗的侧面形成掩膜增厚层，包括：采用选择材料在第一开窗的侧面堆积形成掩膜增厚层，选择材料不能在第一开窗的底面的层间介质上堆积。
74、该种方式是通过新增掩膜层，增加掩膜尺寸，但是，此种新增掩膜层仅可以形成在原掩膜层上，不能形成在层间介质上。
75、在一种可能的实现方式中，层间介质的材料包括氧化硅和氮化硅中的至少一种；掩膜图案层的材料包括硅、铂、氮化钛、氮化硅和氧化铝中的至少一种；选择材料包括钨、铂、氧化钽、氮化硅、铷和铝中的至少一种。
76、又一方面，本技术还提供一种通过增大掩膜实现待刻蚀层开窗缩减的方法，该方法包括：
77、在衬底上形成待刻蚀层，以及，在待刻蚀层的背离衬底的一侧形成具有第一开窗的掩膜图案层，且掩膜图案层的材料包括第一半导体材料或者介质材料，第一开窗沿第一方向的尺寸大于预设尺寸，第一方向为平行于衬底的方向；
78、至少在第一开窗的侧面形成掩膜增厚层，使得第一开窗的尺寸缩减至预设尺寸；
79、以具有掩膜增厚层的掩膜图案为掩膜，将缩减的第一开窗转移至待刻蚀层，以在待刻蚀层内形成尺寸具有预设尺寸的第二开窗。
80、在一种可能的实现方式中，第一半导体材料包括硅、锗、硅锗中的至少一种；介质材料包括氧化硅、氮化硅、氧化铝中的至少一种。
81、在一种可能的实现方式中，第一半导体材料能够被氧化或者氮化，且第一半导体材料的氧化或者氮化速率为v，0.4≤v≤0.6，第一半导体材料被氧化或者氮化后，体积膨胀至原来的1.5倍以上。
82、在一种可能的实现方式中，形成掩膜增厚层之前，掩膜图案层的沿第一方向的尺寸为s，沿第一方向的预设尺寸为lg，0.4≤lg/s≤0.6。
83、在一种可能的实现方式中，当掩膜图案层的材料包括第一半导体材料时；至少在第一开窗的侧面形成掩膜增厚层，包括：氧化掩膜图案层的侧面和背离待刻蚀层的表面，以形成氧化层，或者，氮化掩膜图案层的侧面和背离待刻蚀层的表面，以形成氮化层，氧化层或者氮化层使得掩膜图案层体积膨胀，形成掩膜增厚层。
84、即就是当采用半导体材料作为掩膜材料时，可以通过氧化或者氮化的方式，使得掩膜材料体积膨胀，增加掩膜尺寸。
85、在一种可能的实现方式中，至少在第一开窗的侧面形成掩膜增厚层，包括：采用选择材料在第一开窗的侧面堆积形成掩膜增厚层，选择材料不能在第一开窗的底面的待刻蚀层上堆积。
86、该种方式是通过新增掩膜层，增加掩膜尺寸，但是，此种新增掩膜层仅可以形成在原掩膜层上，不能形成在层间介质上。
87、在一种可能的实现方式中，待刻蚀层的材料包括氧化硅和氮化硅中的至少一种；掩膜图案层的材料包括硅、铂、氮化钛、氮化硅和氧化铝中的至少一种；选择材料包括钨、铂、氧化钽、氮化硅、铷和铝中的至少一种。
88、又一方面，本技术还提供一种芯片，该芯片包括衬底，和形成在衬底上的场效应晶体管，该场效应晶体管可以利用上述场效应晶体管的制备方法制得。
1.一种半导体工艺方法，其特征在于，包括：
2.根据权利要求1所述的半导体工艺方法，其特征在于，所述第一半导体材料能够被氧化或者氮化，且所述第一半导体材料的氧化或者氮化速率为v，1nm/min<v<50nm/min，所述第一半导体材料被氧化或者氮化后，体积膨胀至原来的1.5倍以上。
3.根据权利要求1或2所述的半导体工艺方法，其特征在于，减薄所述掩膜图案层的侧面和背离所述待刻蚀层的表面之前，所述掩膜图案层的沿第一方向的尺寸为s，所述预设尺寸包括沿所述第一方向的第一预设尺寸lg，0.4≤lg/s≤0.6，所述第一方向为平行于所述衬底的方向。
4.根据权利要求1-3中任一项所述的半导体工艺方法，其特征在于，当所述掩膜图案层的材料包括所述介质材料时；
5.根据权利要求4所述的半导体工艺方法，其特征在于，
6.根据权利要求5所述的半导体工艺方法，其特征在于，
7.根据权利要求5所述的半导体工艺方法，其特征在于，
8.根据权利要求1-3中任一项所述的半导体工艺方法，其特征在于，当所述掩膜图案层的材料包括所述第一半导体材料时；
9.根据权利要求8所述的半导体工艺方法，其特征在于，所述第一半导体材料包括硅、锗、硅锗中的至少一种，所述待刻蚀层的材料包括氧化硅和氮化硅中的至少一种，所述各向同性刻蚀为蒸汽刻蚀。
10.根据权利要求8或9所述的半导体工艺方法，其特征在于，氧化或者氮化所述掩膜图案层的温度为t，150℃≤t≤700℃。
11.根据权利要求8-10中任一项所述的半导体工艺方法，其特征在于，氧化或者氮化所述掩膜图案层的时间为t，0.3小时≤t≤3小时。
12.根据权利要求1-11中任一项所述的半导体工艺方法，其特征在于，所述半导体工艺方法用于制作一种场效应晶体管；
13.根据权利要求12所述的半导体工艺方法，其特征在于，所述栅导电层的尺寸缩减至所述预设尺寸之后，所述半导体工艺方法还包括：
14.根据权利要求12所述的半导体工艺方法，其特征在于，所述栅导电层的尺寸缩减至所述预设尺寸之后，所述半导体工艺方法还包括：
15.根据权利要求12-14中任一项所述的半导体工艺方法，其特征在于，所述栅导电层的尺寸缩减至所述预设尺寸之后，所述半导体工艺方法还包括：
16.根据权利要求1-11中任一项所述的半导体工艺方法，其特征在于，所述半导体工艺方法用于制作芯片中的互连线；
17.根据权利要求16所述的半导体工艺方法，其特征在于，所述互连线为所述芯片后道制程中的互连线。
18.一种半导体工艺方法，其特征在于，包括：
19.根据权利要求18所述的半导体工艺方法，其特征在于，
20.根据权利要求18或19所述的半导体工艺方法，其特征在于，所述第一半导体材料能够被氧化或者氮化，且所述第一半导体材料的氧化或者氮化速率为v，1nm/min<v<50nm/min，所述第一半导体材料被氧化或者氮化后，体积膨胀至原来的1.5倍以上。
21.根据权利要求18-20中任一项所述的半导体工艺方法，其特征在于，形成所述掩膜增厚层之前，所述掩膜图案层的沿所述第一方向的尺寸为s，沿所述第一方向的所述预设尺寸为lg，0.4≤lg/s≤0.6。
22.根据权利要求18-21中任一项所述的半导体工艺方法，其特征在于，当所述掩膜图案层的材料包括所述第一半导体材料时；
23.根据权利要求18-21中任一项所述的半导体工艺方法，其特征在于，
24.根据权利要求23所述的半导体工艺方法，其特征在于，
25.根据权利要求18-24中任一项所述的半导体工艺方法，其特征在于，所述半导体工艺方法用于制作一种场效应晶体管；
26.根据权利要求25所述的半导体工艺方法，其特征在于，在所述待刻蚀层内形成所述第二开窗后，所述半导体工艺方法还包括：
27.一种芯片，其特征在于，所述芯片包括：
