本申请涉及半导体制造，具体涉及一种射频开关体接触结构及其制备方法。
背景技术：
1、pd-soi(partially depleted-soi，部分耗尽soi)器件中存在的阱体区会产生翘曲效应、寄生双极管效应、栅感应漏极漏电流等负面的浮体效应。为了抑制浮体效应，通过体接触的方式将体区接到一个固定的电位上，常用的体接触有三种类型：t型栅、h型栅和bts(body-tied-to-source)型栅。
2、具体的，以p型衬底为例，1)t型栅式pd-soi器件的栅极形状呈字母t型，体接触只在t顶端，是不对称结构；2)h型栅式pd-soi器件的栅极形状呈字母h型，体接触只在h的两端，是对称结构；3)bts型栅式pd-soi器件直接在源端(n+)形成p+体接触，同时p+体接触短接到源端。bts型栅pd-soi器件的源漏是不对称的，源漏端不能互换。
3、其中，t型栅式pd-soi器件和h型栅式pd-soi器件的空穴引出时，在器件x方向上的阻抗较大，bts型栅式pd-soi器件为空穴引出提供了低阻路径，体接触效果更佳，能有效抑制浮体效应。但是，bts型栅式pd-soi器件引进了较大的寄生电容，其中，寄生电容主要包括(源于)栅极y方向的cgb(栅极与衬底之间的电容)以及体端与源/漏极之间的结电容(cj)，会使得器件的开关速度下降。
技术实现思路
1、本申请提供了一种射频开关体接触结构及其制备方法，可以解决现有bts型栅式pd-soi器件的寄生电容较大导致器件开关速度下降的问题。
2、一方面，本申请实施例提供了一种射频开关体接触结构的制备方法，包括：
3、提供底层硅基底、隔离氧化层和顶层硅基底，所述隔离氧化层覆盖所述底层硅基底，所述顶层硅基底位于所述隔离氧化层上；
4、对所述顶层硅基底进行离子注入，以在所述顶层硅基底中形成阱区；
5、对所述顶层硅基底进行刻蚀工艺，以在所述顶层硅基底中形成多个呈多阶梯型的组合沟槽；
6、对所述组合沟槽进行填充以得到呈多阶梯型的浅沟槽隔离结构；
7、形成栅氧化层，所述栅氧化层位于所述顶层硅基底上并且覆盖所述浅沟槽隔离结构；
8、形成栅极，所述栅极位于所述栅氧化层上；
9、对所述栅极两侧的所述顶层硅基底中的阱区进行离子注入以分别得到源区和漏区；
10、对所述源区进行区域性的离子注入以得到多个体区。
11、可选的，在所述射频开关体接触结构的制备方法，对所述顶层硅基底进行刻蚀工艺，以在所述顶层硅基底中形成多个呈多阶梯型的组合沟槽的步骤包括：
12、对所述顶层硅基底进行第一次刻蚀，以在所述顶层硅基底中形成第一沟槽；
13、对所述顶层硅基底进行第二次刻蚀，以在所述顶层硅基底中形成第二沟槽；
14、对所述顶层硅基底进行第m次刻蚀，以在所述顶层硅基底中形成第m沟槽，其中，第一至第m沟槽的深度逐渐减小并且第一至第m沟槽依次连通以构成多阶梯型的组合沟槽，m为大于或者等于2的整数。
15、可选的，在所述射频开关体接触结构的制备方法，所述浅沟槽隔离结构的数量为两个，所述浅沟槽隔离结构在所述栅极底部的所述阱区中呈轴对称。
16、可选的，在所述射频开关体接触结构的制备方法，所述浅沟槽隔离结构在y方向上的宽度大于或者等于所述体区在y方向上的宽度。
17、可选的，在所述射频开关体接触结构的制备方法，所述阱区的导电类型和所述体区的导电类型均为p型；所述源区的导电类型和所述漏区的导电类型均为n型。
18、另一方面，本申请实施例还提供了一种射频开关体接触结构，包括：
19、底层硅基底；
20、隔离氧化层，所述隔离氧化层覆盖所述底层硅基底；
21、顶层硅基底，所述顶层硅基底位于所述隔离氧化层上；
22、阱区，所述阱区位于所述顶层硅基底中；
23、栅氧化层，所述栅氧化层位于所述顶层硅基底上；
24、栅极，所述栅极位于所述栅氧化层上；
25、源区和漏区，所述源区和所述漏区分别位于所述栅极两侧的所述阱区中；
26、多个体区，所述体区位于所述源区中；以及
27、多个浅沟槽隔离结构，各所述浅沟槽隔离结构呈多阶梯型，所述浅沟槽隔离结构位于所述栅极底部的所述阱区中并且位于所述体区侧。
28、可选的，在所述射频开关体接触结构中，所述浅沟槽隔离结构的数量为两个，所述浅沟槽隔离结构在所述栅极底部的所述阱区中呈轴对称。
29、可选的，在所述射频开关体接触结构中，两个所述浅沟槽隔离结构相对的一端的阶梯的深度小于两个所述浅沟槽隔离结构相背的一端的阶梯的深度。
30、可选的，在所述射频开关体接触结构中，所述浅沟槽隔离结构在y方向上的宽度大于或者等于所述体区在y方向上的宽度。
31、可选的，在所述射频开关体接触结构中，所述阱区的导电类型和所述体区的导电类型均为p型；所述源区的导电类型和所述漏区的导电类型均为n型。
32、本申请技术方案，至少包括如下优点：
33、第一，本申请提供的射频开关体接触结构的制备方法包括：提供底层硅基底、隔离氧化层和顶层硅基底；形成阱区；在顶层硅基底中形成多个呈多阶梯型的组合沟槽；对组合沟槽进行填充以得到呈多阶梯型的浅沟槽隔离结构；形成栅氧化层；形成栅极；形成源区和漏区；在源区中形成体区。本申请通过选择性减薄(selective silicon thinning)bts型栅极底部特定区域的顶层硅基底，以在顶层硅基底中形成多个呈多阶梯型的浅沟槽隔离结构，可以显著减小栅极与体区(衬底)的寄生电容cgb以及降低体区与源/漏区之间的结电容(cj)，从而降低coff，改善器件开关的隔离度，提升器件的开关速度；
34、第二，本申请通过对act(有源区)进行减薄形成呈多阶梯型的组合沟槽，并对组合沟槽进行填充，以形成呈多阶梯型的浅沟槽隔离结构，从体区引入的空穴电流会被呈多阶梯型的浅沟槽隔离结构所阻挡，不会被栅极的导电插塞(导电插栓)引出，降低栅极串联电阻，从而有效地减小了栅极的阻抗；
35、第三，本申请中，呈多阶梯型的浅沟槽隔离结构的存在可以降低边缘耗尽效应，提高栅控能力和阈值电压稳定性；
36、第四，选择性减薄bts型栅极底部特定区域的顶层硅基底，可以在实现上述有益效果的同时，可以为空穴引出提供了低阻路径，仍保持较佳的体接触效果，有效抑制浮体效应，避免因漏区在x方向或y方向的宽度减小而增大体电阻的情况。
1.一种射频开关体接触结构的制备方法，其特征在于，包括：
2.根据权利要求1所述的射频开关体接触结构的制备方法，其特征在于，对所述顶层硅基底进行刻蚀工艺，以在所述顶层硅基底中形成多个呈多阶梯型的组合沟槽的步骤包括：
3.根据权利要求1所述的射频开关体接触结构的制备方法，其特征在于，所述浅沟槽隔离结构的数量为两个，所述浅沟槽隔离结构在所述栅极底部的所述阱区中呈轴对称。
4.根据权利要求3所述的射频开关体接触结构的制备方法，其特征在于，所述浅沟槽隔离结构在y方向上的宽度大于或者等于所述体区在y方向上的宽度。
5.根据权利要求1所述的射频开关体接触结构的制备方法，其特征在于，所述阱区的导电类型和所述体区的导电类型均为p型；所述源区的导电类型和所述漏区的导电类型均为n型。
6.一种射频开关体接触结构，其特征在于，包括：
7.根据权利要求6所述的射频开关体接触结构，其特征在于，所述浅沟槽隔离结构的数量为两个，所述浅沟槽隔离结构在所述栅极底部的所述阱区中呈轴对称。
8.根据权利要求7所述的射频开关体接触结构，其特征在于，两个所述浅沟槽隔离结构相对的一端的阶梯的深度小于两个所述浅沟槽隔离结构相背的一端的阶梯的深度。
9.根据权利要求6所述的射频开关体接触结构，其特征在于，所述浅沟槽隔离结构在y方向上的宽度大于或者等于所述体区在y方向上的宽度。
10.根据权利要求6所述的射频开关体接触结构，其特征在于，所述阱区的导电类型和所述体区的导电类型均为p型；所述源区的导电类型和所述漏区的导电类型均为n型。
