本申请涉及固件升级，特别涉及一种控制电路、电子设备及固件更新方法。
背景技术：
1、在背板设计中，为节省成本以及空间占用，通常只保留一组i2c信号线。如果可编程逻辑器件实现“无感升级”功能，则需要在主板和背板之间额外增加一个控制信号。目前，通过在背板连接器上增加一个引脚，或者在背板上增加一个元器件来实现增加控制信号的目的，但这会增加背板的成本；而且对于已经量产的背板，如果没有预留出相应的设计，则必须要通过更改硬件设计并重新打板才可以实现上述目的，这导致成本更高。
技术实现思路
1、本申请实施例的目的在于提供一种控制电路、电子设备及固件更新方法。
2、第一方面，本申请实施例提供了一种控制电路，包括：
3、复杂可编程逻辑器件cpld，设置于一连接器，用于控制连接至所述连接器的目标部件的工作参数；
4、第一控制器，通过目标通信接口与所述连接器连接，用于向所述cpld发送目标信号，以至少使得所述cpld完成固件更新；
5、其中，所述目标通信接口包括两路信号总线，其中之一的信号总线能够向所述cpld传输电平控制信号，以控制所述cpld的输出管脚的输出状态。
6、在一种可能的实施方式中，所述的控制电路，还包括：
7、主板；
8、所述第一控制器设置于所述主板的第一位置；
9、所述第一控制器能够通过所述目标通信接口向所述cpld发出目标指令信号；
10、或，
11、所述第一控制器能够在监控到第二控制器发出的针对所述cpld的目标指令的情况下，向所述cpld发出目标指令信号，所述第二控制器是设置在所述主板上的第二位置且不同于所述第一控制器的控制器。
12、在一种可能的实施方式中，其中，所述目标通信接口为集成电路总线接口，所述集成电路总线接口包括串行时钟线和串行数据线；
13、所述第一控制器为现场可编程门阵列fpga，所述fpga通过所述串行时钟线和所述串行数据线分别与所述cpld的两个输入管脚连接；
14、其中，在所述cpld获得重启指令或目标更新指令后，所述fpga复用所述串行时钟线向所述cpld输入低电平控制信号，以控制所述cpld的输出管脚维持在当前的输出状态；
15、且/或，
16、在所述fpga通过所述串行数据线确定cpld完成固件更新后，所述fpga和所述cpld之间恢复基于集成电路总线协议的通信，所述cpld的输出管脚的输出状态由自身内部的逻辑控制模块进行控制。
17、在一种可能的实施方式中，其中，所述fpga在复用所述串行时钟线向所述cpld输入低电平控制信号的过程中，复用所述串行数据线基于目标单线通信协议获取所述cpld的状态数据和/或对所述cpld进行目标配置操作。
18、第二方面，本申请实施例还提供了一种电子设备，包括如上述任一项所述的控制电路。
19、第三方面，本申请实施例还提供了一种固件更新方法，包括：
20、在电子设备的目标连接器的复杂可编程逻辑器件cpld获得目标指令后，通过与所述目标连接器连接的目标通信接口中的第一信号总线向所述cpld输入电平控制信号；
21、基于所述电平控制信号控制所述cpld的输出管脚的输出状态，以使得所述cpld完成固件更新操作；
22、其中，所述第一信号总线在所述cpld完成固件更新操作之后用于在cpld和所述电子设备的第一控制器之间传输与所述电平控制信号不同的信号。
23、在一种可能的实施方式中，其中，获得目标指令，包括以下至少之一：
24、所述第一控制器通过所述目标通信接口向所述cpld发出所述目标指令；
25、通过所述第一控制器监控到第二控制器向所述cpld发出所述目标指令，所述第二控制器设置在所述电子设备的主板上、且不同于所述第一控制器。
26、在一种可能的实施方式中，其中，基于所述电平控制信号控制所述cpld的输出管脚的输出状态，以使得所述cpld完成固件更新操作，包括：
27、通过与所述目标连接器连接的集成电路总线接口中的串行时钟线向所述cpld输入低电平控制信号，以控制所述cpld的输出管脚维持在当前的输出状态；
28、通过所述集成电路总线接口中的串行数据线基于目标单线通信协议获取所述cpld的状态数据和/或对所述cpld进行目标配置操作。
29、在一种可能的实施方式中，还包括以下至少之一：
30、在通过所述串行数据线确定cpld完成固件更新后，恢复所述目标通信接口的基于集成电路总线协议的通信方式，并使得所述cpld的输出管脚的输出状态由自身内部的逻辑控制模块进行控制；
31、在所述cpld获得所述目标指令之前，通过集成电路总线协议向所述cpld发送固件更新数据。
32、在一种可能的实施方式中，其中，对所述cpld进行目标配置操作，包括：
33、在所述cpld接收到低电平控制信号时，通过所述集成电路总线接口中的串行数据线，获取所述cpld中每个寄存器的目标状态；
34、在所述cpld完成固件更新操作之后，将所述cpld中每个寄存器的状态恢复至对应的目标状态。
35、本申请实施例的第一控制器通过目标通信接口和连接器，向cpld发送目标信号，以控制cpld的输出管脚的输出状态，具体为控制cpld的输出管脚维持在当前的输出状态，进而使得cpld在重启或固件更新的过程中，不会影响电子设备的运行，进而不会影响用户的使用体验，并且，该控制电路并未对硬件进行修改，也未增加其他器件，无需更改硬件设计并重新打板，减少生成工艺流程，成本较低。
1.一种控制电路，包括：
2.根据权利要求1所述的控制电路，还包括：
3.根据权利要求1所述的控制电路，其中，所述目标通信接口为集成电路总线接口，所述集成电路总线接口包括串行时钟线和串行数据线；
4.根据权利要求3所述的控制电路，其中，所述fpga在复用所述串行时钟线向所述cpld输入低电平控制信号的过程中，复用所述串行数据线基于目标单线通信协议获取所述cpld的状态数据和/或对所述cpld进行目标配置操作。
5.一种电子设备，包括如权利要求1至4任一项所述的控制电路。
6.一种固件更新方法，包括：
7.根据权利要求6所述的方法，其中，获得目标指令，包括以下至少之一：
8.根据权利要求6所述的方法，其中，基于所述电平控制信号控制所述cpld的输出管脚的输出状态，以使得所述cpld完成固件更新操作，包括：
9.根据权利要求8所述的方法，还包括以下至少之一：
10.根据权利要求8所述的方法，其中，对所述cpld进行目标配置操作，包括：
