本发明涉及功率半导体器件，尤其是涉及一种适用于igbt器件制造的三维半导体衬底晶圆和方法。
背景技术：
1、现有用于igbt芯片制造的晶圆衬底材料主要是单晶抛光片、外延片和扩散片，其中单晶抛光片为当前igbt制造主流衬底材料。以硅为代表的半导体材料具有硬而脆的特性，使用单晶抛光片制作igbt芯片必须有一定的厚度以增加其强度，从而减少因破片而造成的损失。在igbt芯片的制造流程中，完成芯片正面工艺制造之后，非高压igbt产品的n-区厚度要求较薄，需从晶圆背面将晶圆减薄至设计厚度及形貌（以600v igbt为例，需将晶圆减薄至约80μm），并通过化学抛光去除表面缺陷，然后对晶圆背面进行n型掺杂、p+型掺杂，以及金属蒸镀。
2、如图1所示，wo2018/040544a1公开了一种具有三维结构的半导体晶圆。包括半导体晶圆、连接层、导通层和保护层，通过在半导体晶圆上设有连接层和导通层，以达到提高半导体性能的目的，不仅可以替代单晶外延片等二维结构半导体晶圆材料，还可以为新型半导体器件提供全新的设计基础。其结构中，a为n-或p-区，b、c可分别为n+或p+区组合。
3、cn201810149985.2公开了一种具有三维沟道的复合栅igbt芯片的制作方法。包括：在晶圆基片的上表面形成第一氧化层；对第一氧化层上的第一预设位置进行刻蚀，裸露出下方的晶圆基片；将p型杂质注入到裸露的晶圆基片的第二预设位置，并使其扩散第一结深形成p阱；对p阱上的第三预设位置进行刻蚀，形成沟槽，沟槽深度大于p阱深度；在沟槽内表面以及裸露的晶圆基片上表面形成第二氧化层；在沟槽内以及第一氧化层和第二氧化层上形成多晶硅层，沟槽内的多晶硅填满沟槽；对多晶硅层上的第四预设位置进行刻蚀，裸露出沟槽的沟槽口以及部分p阱上方的第二氧化层。其制成的igbt芯片既具有较好的耐压性，同时也增大了沟道密度，从而大幅度提升了芯片电流密度。
4、然而，上述现有的igbt芯片制造背面工艺流程中，仍存在以下亟需解决的问题：
5、1）需要高精度减薄设备将晶圆从背面减薄至指定厚度，表面平坦度小于3μm，同时保留硅片边缘约5mm区域原始厚度。机械减薄完成后，需对表面进行化学抛光去除表面缺陷。工艺对设备要求极高，设备昂贵，一台设备成本往往需要几百万美元。
6、2）需要使用离子注入法加快速退火方式在减薄后的晶圆背面进行掺杂，因晶圆正面工艺已经完成，形成的n/p+层深度受限，从而使得电流密度受限，工艺过程中超薄片在掺杂及退火应力下易碎裂。
7、3）金属蒸镀前需对粒子轰击去除晶圆背面表面氧化层，会降低p+层厚度。
8、4）超薄片的背面金属蒸镀前清洗及蒸镀过程中金属与硅片间的应力容易造成晶圆碎裂。
9、有鉴于此，本发明提出一种适用于igbt器件制造的三维半导体衬底晶圆和方法，以解决上述背景技术中存在的至少一个问题。
技术实现思路
1、为了克服上述背景技术中的不足，本发明公开了一种适用于igbt器件制造的三维半导体衬底晶圆和方法，通过针对igbt制造工艺的痛点进行特别设计，从而达到使得igbt制造中背面减薄工步取消、背面掺杂工步在衬底材料阶段完成，增加后续背面工艺时硅片厚度，降低工艺难度的目的。
2、为了实现所述发明目的，本发明采用如下技术方案：
3、一种适用于igbt器件制造的三维半导体衬底晶圆，包括半导体衬底晶圆、三维大结深高浓度层、导通层与场基层，集电层和sio2保护层；在所述半导体衬底晶圆背面设有三维大结深高浓度层、导通层与场基层，集电层和sio2保护层；所述三维大结深高浓度层由多个柱状分布深入半导体衬底晶圆内部的掺杂体组成；所述导通层与场基层位于半导体衬底晶圆背面；所述集电层位于所述三维大结深高浓度层和所述导通层与场基层表面，所述sio2保护层位于所述集电层表面。
4、优选地，所述半导体衬底晶圆为圆形薄片结构。
5、优选地，所述三维大结深高浓度层，为锥型、柱型或棱型结构。
6、优选地，所述三维大结深高浓度层，深度为100~250μm，表面掺杂浓度大于1019/cm2。
7、优选地，所述三维大结深高浓度层结构在纵向深度呈现出不同的高浓度梯度分布。
8、本发明还公开了一种适用于igbt器件制造的三维半导体衬底晶圆的制备方法，包括如下步骤：
9、步骤s1，形成半导体衬底晶圆；
10、步骤s2，通过掩膜、光刻以及蚀刻工艺在所述半导体衬底晶圆背面制作阵列分布窗口；
11、步骤s3，在所述半导体衬底晶圆所述窗口区域，通过高温扩散掺杂形成扩散柱，形成三维大结深高浓度层；
12、步骤s4，在所述半导体衬底晶圆背面扩散形成n型导通层与场基层；
13、步骤s5，在所述半导体衬底晶圆背面扩散形成集电层，集电层掺杂浓度高于n型导通层与场基层，深度小于n型导通层与场基层；
14、步骤s6，在所述半导体衬底晶圆背面通过热氧化或cvd工艺生长或沉积sio2保护层，所述sio2保护层厚度大于1μm；
15、其中，步骤s2中所述阵列分布窗口形状、间距、分布方式根据具体器件参数进行调整；步骤s3中三维大结深高浓度层的掺杂浓度及深度根据具体器件参数确定。
16、有益效果
17、由于采用了上述技术方案，本发明相比现有技术，具有如下有益效果：
18、1.本技术中，在衬底材料制造阶段完成igbt的背面n/p+的制作，且晶圆背面为三维深结高浓度n+/p+结构,晶圆背面制作无需减薄硅片，达到降低igbt芯片制造难度、缩短制造流程、降低生产成本的目的。并且使普通的vdmos生产线具备igbt芯片生产能力；
19、2.本技术中，在芯片制作时，衬底晶圆背面为集电极，电流同时经n+层和平面n层流通，采用上述的共集电极结构，兼容了穿通结构与截止结构的设计理念，使芯片具有更优良的伏安特性，有效提高半导体芯片的电流密度，基于本发明的半导体芯片比传统半导体芯片功耗可大幅降低；
20、3.本技术中，通过控制三维大结深高浓度层结构在纵向深度呈现出不同的高浓度梯度分布，控制导通层与场基层与半导体衬底晶圆的高浓度梯度，可形成吸杂中心且具有不可逆性。在芯片高温制程中，该结构具有自吸杂特性，能大幅降低芯片内部的缺陷密度，提升芯片的抗烧毁能力，大幅降低半导体芯片的漏电流，基于本发明的半导体芯片比传统半导体芯片漏电流可降低1~2个数量级，提高可靠性；
21、4.本技术中，由于三维大结深高浓度层的作用，可大幅度降低半导体晶圆“超薄”要求，解决了基于传统半导体晶圆背面金属化时的超薄片加工技术难题；
22、5.本技术中，三维大结深高浓度层可以大幅度减少半导体晶圆热应力，且芯片制作时无需减薄，半导体晶圆更平坦且具有韧性，在半导体芯片制造过程中不易碎裂。
23、综上，基于本发明的以上优势，使用本发明衬底材料制造igbt芯片，具备生产流程端生产工艺难度低、对设备需求少，生产周期短，生产成本低，芯片性能参数优越等特点，非常适用于igbt和igct芯片制造。
1.一种适用于igbt器件制造的三维半导体衬底晶圆，其特征在于：包括半导体衬底晶圆、三维大结深高浓度n+层、n型导通层与场基层，p+型集电层和sio2保护层；所述半导体衬底晶圆为n-型，在所述半导体衬底晶圆背面设有三维大结深高浓度n+层、n型导通层与场基层，p+型集电层和sio2保护层；所述三维大结深高浓度n+层由多个柱状分布深入半导体衬底晶圆内部的掺杂体组成；所述n型导通层与场基层位于半导体衬底晶圆背面；所述p+型集电层位于所述三维大结深高浓度n+层和所述n型导通层与场基层表面，所述sio2保护层位于所述p+型集电层表面。
2.根据权利要求1所述的适用于igbt器件制造的三维半导体衬底晶圆，其特征在于：所述半导体衬底晶圆为圆形薄片结构。
3.根据权利要求1所述的适用于igbt器件制造的三维半导体衬底晶圆，其特征在于：所述三维大结深高浓度n+层为锥型、柱型或棱型结构。
4.根据权利要求1所述的适用于igbt器件制造的三维半导体衬底晶圆，其特征在于：所述三维大结深高浓度n+层，深度为100~250μm，表面掺杂浓度大于1019/cm2。
5.根据权利要求1所述的适用于igbt器件制造的三维半导体衬底晶圆，其特征在于：所述三维大结深高浓度n+层在纵向深度呈现出不同的高浓度梯度分布。
6.根据权利要求1所述的适用于igbt器件制造的三维半导体衬底晶圆，其特征在于：所述p+型集电层掺杂浓度为n型导通层与场基层的102倍，深度小于n型导通层与场基层。
7.根据权利要求1所述的适用于igbt器件制造的三维半导体衬底晶圆，其特征在于：所述sio2保护层厚度大于1μm，所述sio2保护层为sio2或sio2与多晶硅复合层或sio2与掺磷多晶硅复合层。
8.根据权利要求1所述的适用于igbt器件制造的三维半导体衬底晶圆，其特征在于：所述半导体衬底晶圆背面为集电极，兼容导通与截止结构，电流同时经三维大结深高浓度n+层和平面n型导通层与场基层流通。
9.一种适用于igbt器件制造的三维半导体衬底晶圆的制备方法，其特征在于，包括如下步骤：
10.根据权利要求9所述的适用于igbt器件制造的三维半导体衬底晶圆的制备方法，其特征在于：所述半导体衬底晶圆背面为集电极，电流同时经三维大结深高浓度n+层和平面n型导通层与场基层流通，形成共集电极兼容导通与截止结构。
