本发明的实施例一般涉及低功耗同步计数器领域，并且更具体地，涉及通用低功耗上升沿同步加计数器电路。
背景技术：
1、随着社会的进步和人们生活水平的提高，人们对芯片和fpga产品的需求越来越大。近十多年来，国内的芯片设计和fpga设计行业的公司规模陡然增大。芯片的制程工艺变得越来越小，比如：180nm、90nm、55nm、28nm、14nm和7nm等等。随着需求的功能越来越复杂、丰富，芯片的集成晶体管规模也越来越大。在这种背景下，对芯片的低功耗设计要求越来越严格。
2、芯片的设计和fpga编程设计都离不开基本的基础电路，基础电路中的计数器也是使用频繁，基本每个功能设计中都会用到。这时对计数器的低功耗设计就比较重要。计数器分异步计数器和同步计数器，异步计数器的功耗较小，但其性能差，不能用于高时钟频率的芯片和fpga编程设计。同步计数器的性能较好，但功耗更高，可以用于高性能的芯片设计和fpga设计。同步计数器比异步计数器使用更加广泛。
3、目前技术论坛或博客中提出的低功耗同步计数器存在不能设定任意翻转门限，限制了其使用范围。现有的低功耗同步计数器，其采用时钟门控的方法节省功耗。即关闭不需要翻转的寄存器的时钟。其特点是：
4、1)复位后，计数器回到初值。
5、2)每位寄存器的输出取反输入到输入d端。
6、3)最低位寄存器的时钟接clk，每个时钟上升沿都会翻转。
7、4)其余位寄存器仅在更低位寄存器同时为逻辑1时，为其提供时钟并翻转。
8、可见，现有的低功耗同步计数器，不能任意控制翻转门限值，即不能在所用位数的计数器计数到最大值前返回到初始值。所以应用场景受到了限制，只能在特定的场合使用。
技术实现思路
1、根据本发明的实施例，提供了一种通用低功耗上升沿同步加计数器电路，解决了现有同步计数器的动态功耗较高，且使用场景受限的问题。
2、通用低功耗上升沿同步加计数器电路，包括：
3、第一寄存器，所述第一寄存器的时钟信号输入端连接第一或门的输出端，所述第一或门的输入端用于接入时钟信号和第三寄存器的反相数据输出端的输出信号；所述第一寄存器的反相数据输出端的输出信号反馈到其数据输入端；
4、第二寄存器，所述第二寄存器的时钟信号输入端连接第二或门的输出端，所述第二或门的输入端用于接入时钟信号和非门的输出数据，所述非门的输入端连接与门的输出端，所述与门的输入端用于接入所述第一寄存器的正相数据输出端的输出信号和触发信号；所述第二寄存器的反相数据输出端的输出信号反馈到其数据输入端；
5、可扩展寄存器，所述可扩展寄存器为一个或多个，每个所述可扩展寄存器的时钟信号输入端连接一或门，所述或门的输出信号输入到该可扩展寄存器的时钟信号输入端；每个所述或门的输入端连接一与非门，用于接入时钟信号以及对应与非门的输出信号；每个所述与非门的输入端接入第一寄存器的正相数据输出端的输出信号、第二寄存器的正相数据输出端的输出信号以及所有连接次序的可扩展寄存器中在先的寄存器的正相数据输出端的输出信号；每个所述可扩展寄存器的反相数据输出端的输出信号反馈到其数据输入端；
6、第三寄存器，所述第三寄存器的时钟信号输入端接入时钟信号，所述第三寄存器的数据输入端连接比较器的输出端，所述第三寄存器的正相数据输出端用于输出触发信号。
7、进一步地，加计数器的位数为：
8、c＝n+2
9、其中，c为加计数器的位数；n为可扩展寄存器的个数。
10、进一步地，加计数器数值是由所述第二寄存器的正相数据输出端的输出信号、每个所述可扩展寄存器的正相数据输出端的输出信号以及所述与门的输出信号共同组成的二进制数；
11、其中，加计数器数值的最低位为所述与门的输出信号；加计数器数值的次低位为所述第二寄存器的正相数据输出端的输出信号；加计数器数值的除最低位和次低位外由高到低的其余位分别与根据连接次序顺序排列的所述可扩展寄存器的正相数据输出端的输出信号一一对应。
12、进一步地，所述比较器设置门限值，所述比较器的输入端输入加计数器数值，所述加计数器数值与所述门限值进行比较，若所述加计数器数值小于所述门限值，则所述比较器输出高电平；若所述加计数器数值不小于所述门限值，则所述比较器输出低电平。
13、进一步地，所述比较器的位数与所述加计数器的位数相同。
14、进一步地，每个寄存器还设置置位端和复位端；其中，所述第一寄存器的置位端、所述第二寄存器的复位端以及所述可扩展寄存器的复位端接入所述触发信号。
15、进一步地，当所述触发信号为0时，所述第一寄存器置位，所述第二寄存器和所述可扩展寄存器复位；
16、当所述触发信号为1时，加计数器启动。
17、进一步地，所述第三寄存器的复位端接入复位信号。
18、应当理解，
技术实现要素：
部分中所描述的内容并非旨在限定本发明的实施例的关键或重要特征，亦非用于限制本发明的范围。本发明的其它特征将通过以下的描述变得容易理解。
19、本发明能够在计数器需要翻转的时刻，使用同步复位的方式实现其翻转，翻转时刻通过计数器的值和需要翻转值比较实现，比较器的输出值经过一个寄存器打拍后对计数器的寄存器复位实现翻转，使用时钟门控的方法实现计数器的功耗降低；并且通过同步复位的方式控制计数器在任意计数值时可以返回到初始值，使得应用场景得到极大的拓展，能够广泛应用于各种高性能芯片的设计。
1.一种通用低功耗上升沿同步加计数器电路，其特征在于，包括：
2.根据权利要求1所述的通用低功耗上升沿同步加计数器电路，其特征在于，加计数器的位数为：
3.根据权利要求2所述的通用低功耗上升沿同步加计数器电路，其特征在于，加计数器数值是由所述第二寄存器的正相数据输出端的输出信号、每个所述可扩展寄存器的正相数据输出端的输出信号以及所述与门的输出信号共同组成的二进制数；
4.根据权利要求3所述的通用低功耗上升沿同步加计数器电路，其特征在于，所述比较器设置门限值，所述比较器的输入端输入加计数器数值，所述加计数器数值与所述门限值进行比较，若所述加计数器数值小于所述门限值，则所述比较器输出高电平；若所述加计数器数值不小于所述门限值，则所述比较器输出低电平。
5.根据权利要求4所述的通用低功耗上升沿同步加计数器电路，其特征在于，所述比较器的位数与所述加计数器的位数相同。
6.根据权利要求1所述的通用低功耗上升沿同步加计数器电路，其特征在于，每个寄存器还设置置位端和复位端；其中，所述第一寄存器的置位端、所述第二寄存器的复位端以及所述可扩展寄存器的复位端接入所述触发信号。
7.根据权利要求6所述的通用低功耗上升沿同步加计数器电路，其特征在于，当所述触发信号为0时，所述第一寄存器置位，所述第二寄存器和所述可扩展寄存器复位；
8.根据权利要求6所述的通用低功耗上升沿同步加计数器电路，其特征在于，所述第三寄存器的复位端接入复位信号。
