本发明涉及时间数字转换器，尤其是涉及一种逐次逼近时间数字转换器。
背景技术：
1、传统的电压域的模数转换器(analog to digital converter,adc)设计随着cmos工艺的发展面临着各种挑战，例如电源电压的下降使得相同架构达到一定信噪比需要更高的功耗，以及更高精度通常伴随着巨大的面积增加。尤其是在高采样率高分辨率adc中，传统adc架构如闪速式(flash)adc与逐次逼近(successive approximation register,sar)adc均需要大量的电容和电阻链等被动器件，极大地增加了电路的面积与功耗，同时无法充分发挥先进cmos工艺带来的优势。为了克服这些困难，基于时域的adc(time-domain adc,td adc)近年来备受关注。
2、传统的time-domain adc架构主要由一个电压-时域转换器(voltage to timeconverter，vtc)和一个用于在时域量化模拟信号的时间-数字转换器(time to digitalconverter，tdc)来实现。由时钟信号clock产生vtc所需要的脉冲信号。tdc对外部输入的模拟电压域信号进行采样操作，将该模拟电压域信号的电压幅值转换为两个信号上升沿所间隔的时间差值信号输出至tdc，完成电压域到时间域的转化，然后tdc将该时间差值转换成二进制编码输出。tdc作为td adc的重要模块之一，直接影响着td adc的性能，当前已出现了种类繁多的tdc。其中，sar tdc(successive approximation register tdc，逐次逼近时间数字转换器)在用于td adc时，能够使td adc达到较高的能效和较高的运行速度，目前已广泛被被运用到低功耗td adc的设计中。
3、传统的sar tdc的结构框图如图1所示，sar tdc包括n-1个量化模块和一个时间比较器u1，其中n为sar tdc的目标bit数。每个量化模块均具有正输入端、负输入端、时钟端、正输出端、负输出端和数字信号输出端，时间比较器u1具有正输入端、负输入端、时钟端、正输出端和负输出端，每个量化模块的正输入端和负输入端构成其两个差分输入端，每个量化模块的正输出端和负输出端构成其两个差分输出端，第1个量化模块的两个差分输入端作为sar tdc的两个差分输入端，第n个量化模块的负输出端和第n+1个量化模块的正输入端连接，第n个量化模块的正输出端和第n+1个量化模块的负输入端连接，n＝1,2,…,n-2,第n-1个量化模块的负输出端和时间比较器u1的正输入端连接，第n-1个量化模块的正输出端和时间比较器u1的负输入端连接，n-1个量化模块的数字信号输出端和时间比较器u1的正输出端作为sar tdc的n位数字信号输出端，用于输出n位数字信号，n-1个量化模块和时间比较器的时钟端连接，且其连接端作为sar tdc的时钟端，用于接入时钟信号clk。
4、如图2和图3所示，每个量化模块均包括一个时间比较器u2和两个延迟支路(第一延迟支路和第二延迟支路)，每个延迟支路均包括主延迟模块、选通器以及两个辅延迟模块，将两个辅延迟模块分别称为第一辅延迟模块和第二辅延迟模块。由于时域的信号不能被保持，因此量化模块在其每个延迟支路中设置主延迟模块来增加固定延迟，以等待其时间比较器u2完成工作。每个延迟支路的选通器在时间比较器u2的输出信号控制下将第一辅延迟模块或者第二辅延迟模块输出的信号进行输出。n-1个量化模块中主延迟模块的延迟均相同。同一个量化模块中，两个延迟支路的第一辅延迟模块的延迟相同，两个延迟支路的第二辅延迟模块的延迟相同，每个延迟支路的第一辅延迟模块的延迟和第二辅延迟模块的延迟不同。第m个量化模块中，每个延迟支路的第一辅延迟模块由2n-m-1个相同的第一门级延迟电路级联形成，将第一门级延迟电路的最小延迟记为t1，每个延迟支路的第二辅延迟模块由2n-m-1个相同的第二门级延迟电路级联形成，将第二门级延迟电路的最小延迟记为t2，其中t1大于t2，将t1-t2的差值记为tlsb，第m个量化模块的两个延迟支路的延迟时间差为2n-m-1*tlsb，m＝1,2,…,n-1，*为乘运算符号；tlsb代表sar tdc所能分辨的最小的输入时间，同时，tlsb也代表sar tdc的最小量化间隔，在目标bit数为n的sar tdc中，其量化量程(fullscale,fs)为2n*tlsb，也即外部输入的两个差分输入信号的时间差值范围为-2n-1*tlsb到2n-1*tlsb。
5、现有的sar tdc的工作原理如下：当外部两个差分输入信号输入sar tdc时，两个差分输入信号从第1个量化模块的正输入端和负输入端进入,此时在第1个量化模块内，两个差分输入信号作为时间比较器u2的两个输入信号以及两个延迟支路的输入信号，每个延迟支路处，主延迟模块对输入信号增加固定延迟后分别输出至第一辅延迟模块和第二辅延迟模块进行再次延迟，而时间比较器u2在其时钟端接入的时钟信号clk上升沿开始工作，比较当前输出至其处的两个差分输入信号，并基于比较结果得到两个信号，分别通过其正输出端和负输出端输出至两个延迟支路的选通器，同时其正输出端的信号作为第1个数字信号输出，也即out1，此时每个延迟支路的选通器在时间比较器u2输出至其处的信号控制下，选择第一辅延迟模块或第二辅延迟模块输出至其处的信号进行输出，此时，两个延迟支路的选通器输出的信号为第1个量化模块输出的两个信号，这两个信号作为两个差分输入信号输出至第2个量化模块的正输入端和负输入端，第2个量化模块按照第1个量化模块相同的工作原理进行工作，以此类推，直至第n-1个量化模块产生两个信号作为两个差分输入信号输出至时间比较器u1,此时时间比较器u1在其时钟端接入的时钟信号clk上升沿开始工作，比较当前输出至其处的两个差分输入信号，并基于比较结果得到两个信号，分别通过其正输出端和负输出端输出，同时其正输出端的信号作为第n个数字信号输出，也即outn。至此，第1个数字信号至第n个数字信号构成n位二进制数字编码，作为sar tdc对外部两个差分输入信号进行转换得到的数字信号。该sar tdc中，在第1个量化模块处，两个辅延迟模块的延迟差为2n-2*tlsb，由于每个量化模块中时间比较器的正输出端和负输出端输出的信号相反，两条延迟支路的选通器会选择不同的辅延迟模块输出的信号进行输出。若第1个量化模块的正输入端接入的差分输入信号延迟大于其负输入端接入的差分输入信号延迟，此时其时间比较器的负输出端输出为1，正输出端输出将为0，从而使得第一延迟支路的选通器选择第二辅延迟模块输出的信号进行输出，第二延迟支路的选通器选择第一辅延迟模块输出的信号进行输出。若第1个量化模块的正输入端接入的差分输入信号延迟小于其负输入端接入的差分输入信号延迟，此时其时间比较器的负输出端输出为0，正输出端输出将为1，从而使得第一延迟支路的选通器选择第一辅延迟模块输出的信号进行输出，第二延迟支路的选通器选择第二辅延迟模块输出的信号进行输出。由此，第1个量化模块产生的两个信号的时间差绝对值将减去2n-2*tlsb。由于外部两个差分输入信号的时间差值范围为-2n-1*tlsb到2n-1*tlsb，外部两个差分输入信号的时间差绝对值减去2n-2*tlsb之后，第1个量化模块的正输出端输出的信号和其负输出端输出的信号的时间差绝对值将不大于2n-2*tlsb，也即第1个量化模块的正输出端输出的信号和负输出端输出的信号的时间差值范围为-2n-2*tlsb到2n-2*tlsb。第2个量化模块中第一延迟支路、第二延迟支路里的第一辅延迟支路延迟都为2n-3*t1，第二辅延迟支路延迟都为2n-3*t2，第一辅延迟支路和第二辅延迟支路的延迟差为2n-3*tlsb，同理，由于第2个量化模块的正输入端的信号和负输入端的信号的时间差值范围为-2n-2*tlsb到2n-2*tlsb，在第2个量化模块的正输入端的信号和负输入端的信号的时间差绝对值将减去2n-3*tlsb之后，第2个量化模块的正输出端和负输出端输出的两个信号的时间差绝对值将不大于2n-3*tlsb，也即第2个量化模块的正输出端输出的信号和负输出端输出的信号的时间差值范围为-2n-3*tlsb到2n-3*tlsb。以此类推，第m个量化模块中第一辅延迟支路的延迟为2n-m-1*t1，第二辅延迟支路的延迟为2n-m-1*t2，两者延迟差为2n-m-1*tlsb，由于第m个量化模块的正输入端接入的信号和负输入端接入的信号的时间差值范围为-2n-m*tlsb到2n-m*tlsb，这两个信号的时间差绝对值将减去2n-m-1*tlsb，第m个量化模块的正输出端和负输出端输出的两个信号的时间差绝对值将不大于2n-m-1*tlsb。由此可知，第n-1个量化模块的正输出端和负输出端输出的两个信号的时间差绝对值将减去tlsb，此时这两个信号的时间差绝对值将小于tlsb，第n-1个量化模块的正输出端输出的信号和负输出端输出的信号的时间差值范围为-tlsb到tlsb。第n-1个量化模块的正输出端和负输出端接入时间比较器u1的正输入端和负数输入端接入第n-1个量化模块的正输出端和负输出端输出的两个信号，完成最后一次比较，由于时间比较器u1的正输入端接入的信号和负输入端接入的信号的时间差绝对值小于tlsb，整个sar tdc的测量误差小于tlsb。
6、但是，现有的sar adc存在以下问题：一、每个量化模块中，第一辅延迟模块和第二辅延迟模块的延迟大小仍然与sar tdc的目标bit数n呈指数关系，由此，第一辅延迟模块和第二辅延迟模块中所使用的晶体管数量也会急剧增加，极大地影响sar adc电路面积和电路布局的匹配性，同时更多的晶体管数量也意味着更高的功耗；二、每个量化模块中，两个延迟支路由于需要等待时间比较器的输出，每个延迟支路上除两个辅延迟模块外，还需要额外设置主延迟模块，而主延迟模块通常由若干个反相器级联而成，又进一步会增加saradc电路的面积。
技术实现思路
1、本发明所要解决的技术问题是提供一种面积较小、功耗较小的逐次逼近时间数字转换器。
2、本发明解决上述技术问题所采用的技术方案为：一种逐次逼近时间数字转换器，包括n-1个量化模块和第一时间比较器，n为所述的逐次逼近时间数字转换器的目标bit数，第1个量化模块至第n-1个量化模块从前向后依次级联，所述的第一时间比较器级联在第n-1个量化模块之后，每个量化模块均包括第二时间比较器和两个延迟支路，所述的第二时间比较器用于对输入其处的两个差分输入信号进行比较后产生两个控制信号，其中一个控制信号为量化模块产生的数字信号，两个延迟支路用于将输入其处的两个差分输入信号进行延时后产生相应的信号输出，两个延迟支路输出的信号为量化模块的两个输出信号，第1个量化模块接入外部两个差分输入信号，前一个量化模块的两个输出信号作为两个差分输入信号输出至后一个量化模块，第m个量化模块产生的数字信号称为第m个数字信号，m＝1,2，…，n-1,第一时间比较器用于对第n-1个量化模块的两个输出信号进行比较后产生第n个数字信号，n-1个量化模块和第一时间比较器产生的数字信号构成n位数字信号，所述的逐次逼近时间数字转换器还包括两个数模转换器，两个数模转换器均用于实时采集n位数字信号并转换为模拟信号对应输出至每个量化模块的两个延迟支路处，每个量化模块中，每个延迟支路均采用一个延迟模块实现，该延迟模块采用mos管和反相器构成，两个延迟模块在所述的第二时间比较器输出的两个控制信号控制下进入对应的延迟状态，当所述的延迟模块接入的控制信号为1时，所述的延迟模块工作在短延迟状态，此时，输出至其处的模拟信号处于无效状态，所述的延迟模块的延迟时间恒定，将该延迟时间称为短延迟，记为t0，当所述的延迟模块接入的控制信号为0时，所述的延迟模块工作在长延迟状态，此时输出至其处的模拟信号处于有效状态，所述的延迟模块依靠其内部mos管的电压特性产生对应的延迟时间，将该延迟时间称为长延迟，将第m个量化模块中处于长延迟状态的延迟模块的长延迟记为tm，其中，tm＝t0+2n-m-1*tlsb1，tlsb1为所述的逐次逼近时间数字转换器的最小量化间隔。
3、所述的第一时间比较器具有正输入端、负输入端、时钟端、正输出端和负输出端，每个量化模块均具有正输入端、负输入端、第一反馈端、第二反馈端、时钟端、正输出端、负输出端和数字信号输出端，每个量化模块的正输入端和负输入端构成其两个差分输入端，每个量化模块的正输出端和负输出端构成其两个差分输出端，第1个量化模块的正输入端作为所述的逐次逼近时间数字转换器的正输入端，第1个量化模块的负输入端作为所述的逐次逼近时间数字转换器的负输入端，所述的逐次逼近时间数字转换器的正输入端和负输入端构成其两个差分输入端，第n个量化模块的负输出端和第n+1个量化模块的正输入端连接，第n个量化模块的正输出端和第n+1个量化模块的负输入端连接，n＝1,2,…,n-2,第n-1个量化模块的负输出端和所述的第一时间比较器的正输入端连接，第n-1个量化模块的正输出端和所述的第一时间比较器的负输入端连接，n-1个量化模块和所述的第一时间比较器的时钟端连接，且其连接端作为所述的逐次逼近时间数字转换器的时钟端，用于接入时钟信号，n-1个量化模块的数字信号输出端和所述的第一时间比较器的正输出端构成所述的逐次逼近时间数字转换器的n位数字信号输出端，用于输出n位数字信号，将两个数模转换器分别称为第一数模转换器和第二数模转换器，所述的第一数模转换器和所述的第二数模转换器的输入端连接，且其连接端为所述的逐次逼近时间数字转换器的反馈端，所述的逐次逼近时间数字转换器的反馈端与所述的逐次逼近时间数字转换器的n位数字信号输出端连接，用于接入n位数字信号，所述的第一数模转换器的输出端与n-1个量化模块的第一反馈端连接，所述的第二数模转换器的输出端与n-1个量化模块的第二反馈端连接，所述的第二时间比较器具有正输入端、负输入端、时钟端、正输出端和负输出端，每个所述的延迟模块均具有信号输入端、反馈输入端、控制端和输出端；每个量化模块中，将两个延迟模块分别称为第一延迟模块和第二延迟模块，所述的第二时间比较器的正输入端与所述的第一延迟模块的信号输入端连接，且其连接端为所述的量化模块的正输入端，所述的第二时间比较器的负输入端与所述的第二延迟模块的信号输入端连接，且其连接端为所述的量化模块的负输入端，所述的第二时间比较器的时钟端为所述的量化模块的时钟端，所述的第二时间比较器的正输出端为所述的量化模块的数字输出端，所述的第二时间比较器的正输出端和所述的第二延迟模块的控制端连接，所述的第二时间比较器的负输出端和所述的第一延迟模块的控制端连接，所述的第一延迟模块的反馈输入端为所述的量化模块的第一反馈端，所述的第二延迟模块的反馈输入端为所述的量化模块的第二反馈端，所述的第一延迟模块的输出端为所述的量化模块的负输出端，所述的第二延迟模块的输出端为所述的量化模块的正输出端。
4、所述的第二时间比较器包括第一mos管、第二mos管、第三mos管、第四mos管、第五mos管、第六mos管、第七mos管、第八mos管和第九mos管，所述的第一mos管、所述的第二mos管、所述的第三mos管和所述的第四mos管均为pmos管，所述的第五mos管、所述的第六mos管、所述的第七mos管、所述的第八mos管和所述的第九mos管均为nmos管；所述的第一mos管的源极、所述的第二mos管的源极、所述的第三mos管的源极和所述的第四mos管的源极均接电源，所述的第一mos管的栅极、所述的第四mos管的栅极和所述的第九mos管的栅极连接，且其连接端为所述的第二时间比较器的时钟端，所述的第一mos管的漏极、所述的第二mos管的漏极、所述的第三mos管的栅极、所述的第五mos管的漏极和所述的第六mos管的栅极连接，且其连接端为所述的第二时间比较器的负输出端，所述的第三mos管的漏极、所述的第四mos管的漏极、所述的第二mos管的栅极、所述的第六mos管的漏极和所述的第五mos管的栅极连接，且其连接端为所述的第二时间比较器的正输出端，所述的第五mos管的源极和所述的第七mos管的漏极连接，所述的第七mos管的栅极为所述的第二时间比较器的正输入端，所述的第六mos管的源极和所述的第八mos管的漏极连接，所述的第八mos管的栅极为所述的第二时间比较器的负输入端，所述的第七mos管的源极、所述的第八mos管的源极和所述的第九mos管的漏极连接，所述的第九mos管的源极接地；所述的第一时间比较器的结构与所述的第二时间比较器的完全相同。
5、每个所述的延迟模块均包括第十mos管、第十一mos管、第十二mos管、第十三mos管和反相器，所述的第十mos管为pmos管，所述的第十一mos管、所述的第十二mos管和所述的第十三mos管均为nmos管，所述的第十mos管的源极接电源，所述的第十mos管的漏极、所述的第十一mos管的漏极和所述的反相器的输入端连接，所述的第十mos管的栅极和所述的第十一mos管的栅极连接，且其连接端为所述的延迟模块的信号输入端，所述的反相器的输出端为所述的延迟模块的输出端，所述的第十一mos管的源极、所述的第十二mos管的漏极和所述的第十三mos管的漏极连接，所述的第十二mos管的栅极为所述的延迟模块的控制端，所述的第十三mos管的栅极为所述的延迟模块的反馈输入端，所述的第十二mos管的源极和所述的第十三mos管的源极均接地。
6、与现有技术相比，本发明的优点在于通过设置两个数模转换器来实时采集n位数字信号并转换为模拟信号一一对应输出至每个量化模块的两个延迟支路处，每个量化模块中，每个延迟支路均采用一个延迟模块实现，该延迟模块采用mos管和反相器构成，每个量化模块的第二时间比较器输出的两个控制信号相反，使得其两个延迟模块一个接入的控制信号为1，一个接入的控制信号为0，即两个延迟模块必然一个处于短延迟状态，另一个处于长延迟状态，延迟模块处于短延迟状态的延迟时间不受接入的模拟信号的影响，保持为预先设计的恒定值t0，而第1个量化模块至第n-1个量化模块以及第一时间比较器按照时间先后顺序工作，两个数模转换器输出的模拟信号根据逐次逼近时间数字转换器输出的n位数字信号在实时变换，即第1个量化模块至第n-1个量化模块的两个延迟模块接入的模拟信号不相同，从而能够通过两个数模转换器输出的模拟信号控制每个量化模块中处于长延迟状态的延迟模块的长延迟，使第m个量化模块中处于长延迟状态的延迟模块的长延迟为t0+2n-m-1*tlsb1，tlsb1为逐次逼近时间数字转换器的最小量化间隔(根据实际使用需求预先设计)，即第m个量化模块中两个延迟模块的延迟时间差值为2n-m-1*tlsb1，由此，对于外部时间差值范围为-2n-1*tlsb1到2n-1*tlsb1的两个差分输入信号，在通过n-1个量化模块延迟后，第n-1个量化模块输出的两个信号的时间差值范围为-tlsb1到tlsb1，此时这两个信号的时间差绝对值将小于tlsb1，到达第一时间比较器处时，即逐次逼近时间数字转换器的测量误差小于tlsb1，由此，本发明根据mos管已知的电压特性，通过现有成熟的数模转换器产生规律的模拟电压分别控制每个量化模块中处于长延迟状态的延迟模块中mos管，使该延迟模块呈现设定的延迟时间，使得延迟模块内部mos管的数量不与目标比特数n呈指数关系，从而大大减小了延迟模块的器件数量，量化模块的面积，和功耗得到了大大降低，同时，延迟模块中不再使用选通器，每个量化模块中也不需要额外设置主延迟模块来产生固定延迟等待时间比较器输出，进一步减小了量化模块的面积和功耗。
1.一种逐次逼近时间数字转换器，包括n-1个量化模块和第一时间比较器，n为所述的逐次逼近时间数字转换器的目标bit数，第1个量化模块至第n-1个量化模块从前向后依次级联，所述的第一时间比较器级联在第n-1个量化模块之后，每个量化模块均包括第二时间比较器和两个延迟支路，所述的第二时间比较器用于对输入其处的两个差分输入信号进行比较后产生两个控制信号，其中一个控制信号为量化模块产生的数字信号，两个延迟支路用于将输入其处的两个差分输入信号进行延时后产生相应的信号输出，两个延迟支路输出的信号为量化模块的两个输出信号，第1个量化模块接入外部两个差分输入信号，前一个量化模块的两个输出信号作为两个差分输入信号输出至后一个量化模块，第m个量化模块产生的数字信号称为第m个数字信号，m＝1,2，…，n-1,第一时间比较器用于对第n-1个量化模块的两个输出信号进行比较后产生第n个数字信号，n-1个量化模块和第一时间比较器产生的数字信号构成n位数字信号，其特征在于所述的逐次逼近时间数字转换器还包括两个数模转换器，两个数模转换器均用于实时采集n位数字信号并转换为模拟信号对应输出至每个量化模块的两个延迟支路处，每个量化模块中，每个延迟支路均采用一个延迟模块实现，该延迟模块采用mos管和反相器构成，两个延迟模块在所述的第二时间比较器输出的两个控制信号控制下进入对应的延迟状态，当所述的延迟模块接入的控制信号为1时，所述的延迟模块工作在短延迟状态，此时，输出至其处的模拟信号处于无效状态，所述的延迟模块的延迟时间恒定，将该延迟时间称为短延迟，记为t0，当所述的延迟模块接入的控制信号为0时，所述的延迟模块工作在长延迟状态，此时输出至其处的模拟信号处于有效状态，所述的延迟模块依靠其内部mos管的电压特性产生对应的延迟时间，将该延迟时间称为长延迟，将第m个量化模块中处于长延迟状态的延迟模块的长延迟记为tm，其中，tm＝t0+2n-m-1*tlsb1，tlsb1为所述的逐次逼近时间数字转换器的最小量化间隔。
2.根据权利要求1所述的一种逐次逼近时间数字转换器，其特征在于所述的第一时间比较器具有正输入端、负输入端、时钟端、正输出端和负输出端，每个量化模块均具有正输入端、负输入端、第一反馈端、第二反馈端、时钟端、正输出端、负输出端和数字信号输出端，每个量化模块的正输入端和负输入端构成其两个差分输入端，每个量化模块的正输出端和负输出端构成其两个差分输出端，第1个量化模块的正输入端作为所述的逐次逼近时间数字转换器的正输入端，第1个量化模块的负输入端作为所述的逐次逼近时间数字转换器的负输入端，所述的逐次逼近时间数字转换器的正输入端和负输入端构成其两个差分输入端，第n个量化模块的负输出端和第n+1个量化模块的正输入端连接，第n个量化模块的正输出端和第n+1个量化模块的负输入端连接，n＝1,2,…,n-2,第n-1个量化模块的负输出端和所述的第一时间比较器的正输入端连接，第n-1个量化模块的正输出端和所述的第一时间比较器的负输入端连接，n-1个量化模块和所述的第一时间比较器的时钟端连接，且其连接端作为所述的逐次逼近时间数字转换器的时钟端，用于接入时钟信号，n-1个量化模块的数字信号输出端和所述的第一时间比较器的正输出端构成所述的逐次逼近时间数字转换器的n位数字信号输出端，用于输出n位数字信号，将两个数模转换器分别称为第一数模转换器和第二数模转换器，所述的第一数模转换器和所述的第二数模转换器的输入端连接，且其连接端为所述的逐次逼近时间数字转换器的反馈端，所述的逐次逼近时间数字转换器的反馈端与所述的逐次逼近时间数字转换器的n位数字信号输出端连接，用于接入n位数字信号，所述的第一数模转换器的输出端与n-1个量化模块的第一反馈端连接，所述的第二数模转换器的输出端与n-1个量化模块的第二反馈端连接，所述的第二时间比较器具有正输入端、负输入端、时钟端、正输出端和负输出端，每个所述的延迟模块均具有信号输入端、反馈输入端、控制端和输出端；每个量化模块中，将两个延迟模块分别称为第一延迟模块和第二延迟模块，所述的第二时间比较器的正输入端与所述的第一延迟模块的信号输入端连接，且其连接端为所述的量化模块的正输入端，所述的第二时间比较器的负输入端与所述的第二延迟模块的信号输入端连接，且其连接端为所述的量化模块的负输入端，所述的第二时间比较器的时钟端为所述的量化模块的时钟端，所述的第二时间比较器的正输出端为所述的量化模块的数字输出端，所述的第二时间比较器的正输出端和所述的第二延迟模块的控制端连接，所述的第二时间比较器的负输出端和所述的第一延迟模块的控制端连接，所述的第一延迟模块的反馈输入端为所述的量化模块的第一反馈端，所述的第二延迟模块的反馈输入端为所述的量化模块的第二反馈端，所述的第一延迟模块的输出端为所述的量化模块的负输出端，所述的第二延迟模块的输出端为所述的量化模块的正输出端。
3.根据权利要求2所述的一种逐次逼近时间数字转换器，其特征在于所述的第二时间比较器包括第一mos管、第二mos管、第三mos管、第四mos管、第五mos管、第六mos管、第七mos管、第八mos管和第九mos管，所述的第一mos管、所述的第二mos管、所述的第三mos管和所述的第四mos管均为pmos管，所述的第五mos管、所述的第六mos管、所述的第七mos管、所述的第八mos管和所述的第九mos管均为nmos管；所述的第一mos管的源极、所述的第二mos管的源极、所述的第三mos管的源极和所述的第四mos管的源极均接电源，所述的第一mos管的栅极、所述的第四mos管的栅极和所述的第九mos管的栅极连接，且其连接端为所述的第二时间比较器的时钟端，所述的第一mos管的漏极、所述的第二mos管的漏极、所述的第三mos管的栅极、所述的第五mos管的漏极和所述的第六mos管的栅极连接，且其连接端为所述的第二时间比较器的负输出端，所述的第三mos管的漏极、所述的第四mos管的漏极、所述的第二mos管的栅极、所述的第六mos管的漏极和所述的第五mos管的栅极连接，且其连接端为所述的第二时间比较器的正输出端，所述的第五mos管的源极和所述的第七mos管的漏极连接，所述的第七mos管的栅极为所述的第二时间比较器的正输入端，所述的第六mos管的源极和所述的第八mos管的漏极连接，所述的第八mos管的栅极为所述的第二时间比较器的负输入端，所述的第七mos管的源极、所述的第八mos管的源极和所述的第九mos管的漏极连接，所述的第九mos管的源极接地；所述的第一时间比较器的结构与所述的第二时间比较器的完全相同。
4.根据权利要求2所述的一种逐次逼近时间数字转换器，其特征在于每个所述的延迟模块均包括第十mos管、第十一mos管、第十二mos管、第十三mos管和反相器，所述的第十mos管为pmos管，所述的第十一mos管、所述的第十二mos管和所述的第十三mos管均为nmos管，所述的第十mos管的源极接电源，所述的第十mos管的漏极、所述的第十一mos管的漏极和所述的反相器的输入端连接，所述的第十mos管的栅极和所述的第十一mos管的栅极连接，且其连接端为所述的延迟模块的信号输入端，所述的反相器的输出端为所述的延迟模块的输出端，所述的第十一mos管的源极、所述的第十二mos管的漏极和所述的第十三mos管的漏极连接，所述的第十二mos管的栅极为所述的延迟模块的控制端，所述的第十三mos管的栅极为所述的延迟模块的反馈输入端，所述的第十二mos管的源极和所述的第十三mos管的源极均接地。
