本公开涉及测试，尤其涉及一种众核芯片阵列的测试系统及装置。
背景技术：
1、众核芯片是指单片上集成了数十个甚至更多处理器核心的处理器芯片，由于一颗众核芯片上集成的处理器核心较多，相关技术采用的芯片测试机通常是对众核芯片进行逐个测试，无法实现多颗众核芯片的批量测试，另外，相关技术采用的芯片测试机的制造成本、维护成本均较高，并且方案较为复杂。
技术实现思路
1、根据本公开的一方面，提供了一种众核芯片阵列的测试装置，所述装置包括：
2、控制模块；
3、芯片阵列，包括多个待测众核芯片，所述多个待测众核芯片形成k行n列的芯片阵列，其中，每一行的待测众核芯片依次相连、每一列的待测众核芯片依次相连，所述芯片阵列中第一行、第k行、第一列、第n列的各个待测众核芯片均连接于所述控制模块，k、n均为正整数；
4、所述控制模块用于，输出测试指令到各个待测众核芯片，对各个待测众核芯片进行测试，并从各个待测众核芯片读取返回的数据，根据返回的数据确定测试结果，其中，所述测试结果包括各个待测众核芯片的读写功能是否正常、各个待测众核芯片之间的连通性是否正常及各个待测众核芯片的运算功能是否正常的至少一种。
5、在一种可能的实施方式中，所述测试指令包括写指令、读指令，所述控制模块用于：
6、通过所述写指令写入数据到各个待测众核芯片，并通过所述读指令读取各个待测众核芯片的数据，以确定测试结果。
7、在一种可能的实施方式中，所述控制模块用于：
8、在从任一待测众核芯片读取的数据与写入的数据相同的情况下，确定该待测众核芯片读写正常，否则确定该待测众核芯片读写异常。
9、在一种可能的实施方式中，所述控制模块还用于：
10、在确定该待测众核芯片读写正常的情况下，可以确定该待测众核芯片相应读写端口的连通性正常；
11、在确定该待测众核芯片读写异常的情况下，切换该待测众核芯片的位置，重新写入数据到切换位置后该待测众核芯片，并从该待测众核芯片重新读取数据，在连续m次确定该待测众核芯片读写正常的情况下，可以确定该待测众核芯片相应读写端口的连通性正常，否则确定该待测众核芯片的相应读写端口的连通性异常，其中，m为正整数，从哪个端口读到数据则说明该端口的连通性正常。
12、在一种可能的实施方式中，所述在确定该待测众核芯片读写正常的情况下，可以确定该待测众核芯片相应读写端口的连通性正常，包括：
13、若通过第一通路对该待测众核芯片进行读写，并确定该待测众核芯片读写正常，则确定该第一通路上各个端口的连通性正常，
14、其中，所述第一通路由所述控制模块的端口、该待测众核芯片的端口及所述控制模块的端口与该待测众核芯片的端口之间的待测众核芯片的相应端口组成。
15、在一种可能的实施方式中，各个待测众核芯片之间的连通性正常是指线路通信正常及读写正常。
16、在一种可能的实施方式中，所述控制模块还用于：
17、通过写指令写入神经网络的模型参数到各个待测众核芯片；
18、通过写指令写入预设目标场景下的初始数据到各个待测众核芯片，以使得各个待测众核芯片执行预设目标场景下的神经网络运算，得到运算结果；
19、通过读指令读取各个待测众核芯片的运算结果，根据所述运算结果判定各个待测众核芯片的运算功能是否正常。
20、在一种可能的实施方式中，所述装置还包括：
21、k个供电单元，各个供电单元用于分别对所述芯片阵列中各行待测众核芯片供电，各个供电单元均具有多种供电模式，各个供电模式具有不同的供电参数，各个供电模式分别与各行待测众核芯片的工作模式对应。
22、在一种可能的实施方式中，所述控制模块还用于确定各种供电模式、工作模式下各个待测众核芯片的功耗。
23、在一种可能的实施方式中，所述控制模块包括上位机及可编程逻辑控制器，所述上位机包括发送模块、接收模块、检测模块，所述可编程逻辑控制器包括下行处理模块、上行处理模块，其中，
24、所述上行处理模块的输入端及所述下行处理模块的输出端均连接于所述芯片阵列，
25、所述发送模块的输出端连接于所述下行处理模块的输入端，所述发送模块用于发出所述测试指令，所述下行处理模块用于对所述测试指令进行处理后发送到各个待测众核芯片，
26、所述接收模块的输入端连接于所述上行处理模块的输出端，所述上行处理模块用于对从各个待测众核芯片接收到的数据进行处理后发送到所述接收模块，
27、所述检测模块连接于所述接收模块，用于根据所述接收模块传来的数据确定测试结果。
28、根据本公开实施例的另一方面，还提出一种众核芯片阵列的测试系统，所述系统包括所述的众核芯片阵列的测试装置。
29、本公开实施例通过将多个待测众核芯片形成k行n列的芯片阵列，利用控制模块输出测试指令到各个待测众核芯片，对各个待测众核芯片进行测试，并从各个待测众核芯片读取返回的数据，根据返回的数据确定测试结果，能够实现多颗众核芯片的批量测试，且由于所述装置的实现较为简单，带来了制造成本、维护成本均较低的优点。
30、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
1.一种众核芯片阵列的测试装置，其特征在于，所述装置包括：
2.根据权利要求1所述的装置，其特征在于，所述测试指令包括写指令、读指令，所述控制模块用于：
3.根据权利要求2所述的装置，其特征在于，所述控制模块用于：
4.根据权利要求3所述的装置，其特征在于，所述控制模块还用于：
5.根据权利要求4所述的装置，其特征在于，所述在确定该待测众核芯片读写正常的情况下，确定该待测众核芯片相应读写端口的连通性正常，包括：
6.根据权利要求2所述的装置，其特征在于，所述控制模块还用于：
7.根据权利要求2所述的装置，其特征在于，所述装置还包括：
8.根据权利要求7所述的装置，其特征在于，所述控制模块还用于确定各种供电模式、工作模式下各个待测众核芯片的功耗。
9.根据权利要求1所述的装置，其特征在于，所述控制模块包括上位机及可编程逻辑控制器，所述上位机包括发送模块、接收模块、检测模块，所述可编程逻辑控制器包括下行处理模块、上行处理模块，其中，
10.一种众核芯片阵列的测试系统，其特征在于，所述系统包括如权利要求1～9任一项所述的众核芯片阵列的测试装置。
