存储器控制器、存储设备和存储器系统的制作方法

存储器控制器、存储设备和存储器系统
1.相关申请的交叉引用
2.本技术要求于2020年7月9日向韩国知识产权局提交的韩国专利申 请no.10-2020-0084938的优先权，其全部公开内容通过引用合并于此。
技术领域
3.本发明构思总体上涉及存储器控制器，并且更具体地涉及一种存储器 控制器、包括该存储器控制器的存储设备以及相应的存储器系统。


背景技术：

4.随着包括诸如固态硬盘(ssd)的非易失性器件的存储系统的发展， 存储系统中的非易失性器件与控制器之间的数据输入/输出(i/o)速率已 经得到提高。阻抗匹配方法与互补金属氧化物半导体(cmos)技术一起 已经应用于解决高速信号传输线上的反射和振铃。cmos集成电路可以通 过从一个区域到其他区域的电压信号传输而彼此连接。一个区域可以包括 cmos放大器或反相器，而另一个区域可以包括cmos放大器、差分放 大器或比较器。


技术实现要素：

5.根据实施例，存储器控制器被配置为无论端子的输入/输出接口类型如何， 都通过应用基本上不受端子的电压信号影响的两种类型的互连方法与存储器 件通信。第一种是差分互连方法，第二种是单侧/单端互连方法。差分互连方 法可以减少共模噪声。单侧/单端互连方法可以通过将经由单条传输线传送到 端子的输入电压与参考电压进行比较来减少电源电压噪声。
6.一种存储器控制器实施例被配置为控制非易失性存储器件并且包括：信 号发生器，所述信号发生器被配置为生成包括第一控制信号和第二控制信号 的多个控制信号；核，所述核被配置为发出用于所述非易失性存储器件的操 作的命令；以及控制器接口电路，所述控制器接口电路被配置为与所述非易 失性存储器件接口连接；其中，所述控制器接口电路包括连接到第一信号线 和第二信号线的第一发送器以及连接到所述第一信号线的第一接收器，并且， 所述第一控制信号和所述第二控制信号分别通过所述第一信号线和所述第二 信号线被发送到所述非易失性存储器件。
7.一种存储设备实施例包括：非易失性存储器件；以及存储器控制器， 所述存储器控制器被配置为通过提供命令、地址、数据和控制信号来控制 所述非易失性存储器件，其中，所述存储器控制器包括控制器接口，所述 控制器接口包括：被配置为应用差分互连方法的第一发送器、被配置为应 用单端互连方法的第一接收器、以及被配置为与所述非易失性存储器件接 口连接的控制器接口电路，并且所述非易失性存储器件包括存储器接口电 路，所述存储器接口电路包括第二发送器和第二接收器，所述存储器接口 电路被配置为与所述存储器控制器接口连接。
8.一种存储器系统实施例包括：第一接口电路，所述第一接口电路包括 连接到第一信号线和第二信号线的第一发送器以及连接到所述第一信号 线的第一接收器；以及第二接口电路，所述第二接口电路包括连接到所述 第一信号线和所述第二信号线中的至少一者的第二接收器以及连接到所 述第一信号线和所述第二信号线中的至少一者的第二发送器，其中，第一 控制信号和第二控制信号分别通过所述第一信号线和所述第二信号线被 发送到所述第二接口电路，并且在所述第一控制信号通过所述第一信号线 被发送之后，所述第一接收器接收用于数据同步的第三控制信号。
附图说明
9.通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例， 其中：
10.图1是根据本发明构思的实施例的存储设备的框图；
11.图2是根据本发明构思的实施例的接收器的电路图；
12.图3a和图3b是示出根据本发明构思的实施例的控制器接口电路与存储 器接口电路之间的连接关系的电路图；
13.图4是根据本发明构思的实施例的包括输入/输出引脚的存储设备的框图；
14.图5a、图5b和图5c是根据本发明构思的实施例的存储器控制器和存 储器件的电压和操作状态的改变的定时图；
15.图6是根据本发明构思的实施例的存储器控制器和存储器件的操作的流 程图；以及
16.图7是根据本发明构思的实施例的存储系统的框图。
具体实施方式
17.在下文中，将参考附图详细描述本发明构思的实施例。对于相同的元件， 可以使用相同的附图标记。
18.图1是根据本发明构思的实施例的存储设备10的框图。参照图1，存储 设备10可以包括存储器控制器100和存储器件200。
19.存储设备10可以是非易失性的，以在没有连续电源的情况下存储数据。 例如，存储设备10可以是固态硬盘(ssd)、嵌入式通用闪存(ufs)存储 器件或嵌入式多媒体卡(emmc)。在一些实施例中，存储设备10可以是可 以附接到电子设备或可从电子设备拆卸的外部存储器。例如，存储设备10 可以包括ufs存储卡、紧凑型闪存(cf)、安全数字(sd)、微安全数字 (micro-sd)、迷你安全数字(mini-sd)、极限数字(xd)或记忆棒。然而， 存储设备10不限于此，并且可以嵌入在用于存储数据的各种介质中。
20.存储设备10和主机可以形成存储系统，并且该存储系统可以嵌入在例如 个人计算机(pc)、数据服务器、网络连接存储(nas)设备、物联网(iot) 装置或便携式电子设备。便携式电子设备可以包括膝上型计算机、移动电话、 智能电话、平板pc、个人数字助理(pda)、企业数字助理(eda)、数字照 相机、数字摄像机、音频设备、便携式多媒体播放器(pmp)、个人导航设备 (pnd)、mp3播放器、手持游戏机、电子书、可穿戴设备等。
21.存储器控制器100通常可以控制存储设备10的整体操作。存储器控制器 100可以响应于来自主机的读取响应或写入响应，来控制存储器件200，以读 取存储在存储器件200
中的数据或将数据编程在存储器件200上。在实施例 中，存储器控制器100可以通过向存储器件200提供地址addr、命令cmd 和控制信号来控制针对存储器件200的编程、读取和擦除操作。根据实施例， 控制信号可以包括数据选通信号dqs、反相数据选通信号dqsb、读取使能 信号re和反相读取使能信号reb；并且还可以包括用于控制存储器件200 的各种信号，例如，写入使能信号we、反相写入使能信号web、时钟信号 clk、命令锁存使能信号cle、地址锁存使能信号ale等。
22.另外，可以在存储器控制器100与存储器件200之间发送和接收用于响 应于主机host的请求而将数据编程在存储器件200上以及读取数据的信号。
23.存储器控制器100可以包括控制器接口电路(ctrl i/f circuit)110。 ctrl i/f circuit 110可以执行接口连接以向存储器件200发送从存储器控 制器100发出的命令cmd、在存储器控制器100与存储器件200之间交换的 数据data、作为存储数据data的地址的地址addr、以及基于命令cmd 和地址addr控制存储器件200的各种控制信号(例如，数据选通信号dqs、 反相数据选通信号dqsb、读取使能信号re、反相读取使能信号reb等)。
24.ctrl i/f circuit 110可以遵循为闪存器件和通信设备提供开放标准的 开放nand闪存接口工作组(onfi)的协议。因此，ctrl i/f circuit 110 可以与各种制造商根据onfi协议制造的存储器件进行接口连接。阻抗匹配 方法可以应用于ctrl i/f circuit 110以防止在高速信号传输线上的反射 和振铃。
25.ctrl i/f circuit 110可以包括发送器111和接收器113。发送器111 可以将命令cmd、地址addr、数据data和控制信号(例如，读取使能 信号re、反相读取使能信号reb等)提供给存储器件200，并且接收器113 可以接收从存储器件200提供的数据data、数据选通信号dqs、反相数据 选通信号dqbs以及控制信号。
26.根据本发明构思的实施例，发送器(tx)111和接收器(rx)113均可 以被配置为采用差分互连方法和/或单侧/单端互连方法。这些方法是基本上不 受电压信号影响的互连方法。
27.根据本发明构思的示例，可以以全差分互连方法配置发送器111。全差 分互连方法使用两条传输线和两个输入/输出引脚。根据全差分互连方法，发 送端子可以通过两条传输线发送信号及其相位反转信号，而接收端子可以获 得通过两条传输线提供的信号与其相位反转信号的差值；这样做可以消除共 模噪声。
28.在实施例中，发送器111(例如，发送端子)可以将数据选通信号dqs 和反相数据选通信号dqsb提供给存储器件200的接收器213(例如，接收 端子)。
29.根据本发明构思的实施例，可以以单端互连方法来配置接收器113。单 端互连方法需要一条传输线和一个输入/输出引脚。根据单端互连方法，发送 端子和接收端子可以通过一条传输线交换信号。单端互连方法可以通过经由 一条传输线传送的输入电压与参考电压之间的比较来排除电源电压噪声。
30.在实施例中，接收器113(即，接收端子)可以从存储器件200的发送 器211(例如，发送器端子)接收数据选通信号dqs或反相数据选通信号 dqsb中的任何一者。
31.根据本发明构思的实施例，包括在ctrl i/f circuit 110中的发送器 111和接收器113的传输模式可以彼此不同。例如，发送器111的差分模式可 以是全差分互连方法，而接收器113的差分模式可以是单端互连方法。由于 发送器111和接收器113的发送模式被不
同地配置，因此ctrl i/f circuit 110可以与存储器件200通信，而不管其接口方法如何。下面可以进一步描 述关于存储器控制器100和存储器件200的差分模式之间的互连的更多细节。
32.存储器件200可以包括非易失性存储器件。在实施例中，存储器件200 可以是配置有各种类型的存储器的器件，例如，nand型闪存、磁ram (mram)、自旋转移矩mram(stt-mram)、导电桥接ram(cbram)、 铁电ram(feram)、相位ram(pram)、电阻ram(reram)、纳米管 ram(nano-ram)、聚合物ram(poram)、纳米浮栅存储器(nfgm)、 全息存储器、分子电子存储器、绝缘体电阻变化存储器等。
33.在实施例中，存储器件200可以包括闪存，并且闪存可以包括二维(2d) nand存储器阵列或者三维(3d)或垂直nand(vnand)存储器阵列。 作为具有有源区并布置在硅衬底上的存储单元阵列或者与存储单元的操作有 关的电路，可以以单片方式在衬底上形成3d存储器阵列，或者电路的至少 一个物理层级可以形成在衬底中。术语“单片”表示阵列中包括的每个层级 (level)中的层堆叠在阵列中每个下一层级的层上。在实施例中，3d存储器 阵列可以包括沿垂直方向布置的垂直nand串，使得至少一个存储单元在另 一存储单元上方。至少一个存储单元可以包括电荷俘获层。
34.美国专利号为7,679,133、8,533,466、8,654,587和8,559,235以及美国专 利申请公开号为2011/0233648的专利文献描述了，但不限于，用于以多个层 级配置的3d存储器阵列的合适配置的细节，例如，在多个层级之间共享字 线和/或位线的3d存储器，上述申请的公开内容通过引用整体并入本文。
35.存储器件200可以包括被配置为存储1位数据的单阶单元(slc， single-level cell)或被配置为每个单元存储多位数据(例如，2位或更多位) 的多阶单元(mlc，multi-level cell)。例如，存储器件200可以包括能够存 储3位数据的三阶单元(tlc，triple-level cell)、能够存储4位数据的四阶单 元(qlc，quadruple-level cell)或每个单元能够存储5位或更多位数据的存 储单元。
36.为了便于说明，存储器件200被示为非易失性存储器件，但是本发明构 思不限于此。换句话说，将理解的是，存储器件200可以被实现为易失性存 储器。例如，存储器件200可以被实现为同步dram(sdram)、双倍数据 速率sdram(ddr sdram)、低功率双倍数据速率sdram(lpddrsdram)、图形双倍数据速率sdram、ddr2 sdram、ddr3 sdram、 ddr4 sdram等。在这种情况下，存储器控制器100可以生成用于控制易 失性存储器件的控制信号(例如，数据选通信号dqs)，并且存储器件200 可以响应于该控制信号执行存储器操作。例如，存储器件200可以与数据选 通信号dqs同步地写入或读取数据。
37.存储器件200可以包括存储器接口电路(mem i/f circuit)210。memi/f circuit 210可以包括接收器213和发送器211。mem i/f circuit 210 可以被设计为匹配onfi协议。mem i/f circuit 210与ctrl i/f circuit 110的相似之处在于：mem i/f circuit 210都是兼容的接口器件，因此可 以省略多余的描述。
38.接收器213可以设置有由存储器控制器100的发送器111发送的信号。 在实施例中，接收器213可以使用通过两条传输线发送的两个信号中的任何 一个。例如，接收器213可以接收从发送器111发送的数据选通信号dqs和 反相数据选通信号dqsb中的至少一者。
39.在本发明构思的实施例中，当接收器213使用数据选通信号dqs和反相 数据选通
信号dqsb两者时，可以以全差分互连方法来配置接收器213。另 一方面，当接收器213使用数据选通信号dqs或反相数据选通信号dqsb 中的任何一者时，可以以单端互连方法配置接收器213。
40.发送器211可以根据存储器操作向存储器控制器100的接收器113提供 信号。在实施例中，发送器211可以使用两条传输线中的至少一条。例如， 发送器211可以将数据选通信号dqs和反相数据选通信号dqsb中的至少 一者提供给接收器113。
41.在本发明构思的实施例中，接收器213和发送器211可以具有相同的接 口类型。例如，可以利用全差分互连方法来配置接收器213和发送器211。 或者，可以利用单端互连方法来配置接收器213和发送器211。
42.根据实施例，可以通过存储器控制器100与存储器件200之间的另一条 传输线来发送和接收读取使能信号re或反相读取使能信号reb。读取使能 信号re具有由于读取数据的特性而在一个方向上(即，从存储器控制器100 朝向存储器件200)进行发送的特征。根据本发明构思的示例，可以以全差 分互连方法来配置包括在ctrl i/f circuit 110中的另一个发送器，并且可 以以全差分互连方法或单端互连方法中的任何方法来配置包括在mem i/fcircuit 210中的另一个接收器。下面将更详细地描述读取使能信号re的 传输方法。
43.图2是根据本发明构思的实施例的接收器的电路图。图1与图2一起进 一步参考。参考图2，接收器可以包括接收器113和多路复用器114。可以利 用单端互连方法来配置接收器。
44.任何一个控制信号可以被施加到接收器113。并且控制信号的反相信号 和参考电压信号vref可以被施加到多路复用器114。
45.根据实施例，可以将数据选通信号dqs施加到接收器113，并且可以将 反相数据选通信号dqsb和参考电压信号vref施加到多路复用器114。
46.多路复用器114可以多路复用反相数据选通信号dqsb和参考电压信号 vref，并选择其中的任何一个。根据本发明构思的实施例，当利用全差分互 连方法配置mem i/f circuit 210时，多路复用器114可以选择反相数据选 通信号dqsb，并将反相数据选通信号dqsb提供给接收器113。在这种情 况下，可以向接收器113提供一个信号。类似地，当以单端互连方法配置memi/f circuit 210时，多路复用器114可以选择参考电压信号vref并将参考 电压信号vref提供给接收器113。
47.响应于以全差分互连方法配置mem i/f circuit 210，接收器113可以 输出数据选通信号dqs与反相数据选通信号dqsb之间的差。基于该差的 值，可以去除共模噪声，或者可以识别控制信号。类似地，响应于利用单端 互连方法配置mem i/f circuit 210，接收器113可以输出数据选通信号 dqs与参考电压信号vref之间的差。发送器113的输出例如可以是“0”或
ꢀ“
1”。
48.为了便于说明，示出了数据选通信号dqs直接连接到接收器113，并且 反相数据选通信号dqsb直接连接到多路复用器114。然而，实施例不限于 此，反相数据选通信号dqsb可以直接连接到接收器113，并且数据选通信 号dqs可以直接连接到多路复用器114。
49.根据本发明构思的实施例，当多路复用器114接收到反相数据选通信号 dqsb和参考电压信号vref两者但选择其中之一并将所选信号提供给接收器 113时，接收器113可以对根据全差分互连方法的信号和根据单端互连方法 的信号两者进行处理。即，当多路复用
器114选择性地提供信号时，不管memi/f circuit 210的接口类型如何，都可以平稳地维持图3a和图3b的ctrli/f circuit 110a和110b与mem i/f circuit 210a和210b之间的通信。
50.图3a和图3b是根据本发明构思的实施例的ctrl i/f circuit 110a和 110b与mem i/f circuit 210a和210b之间的连接关系的电路图。
51.图3a示出了存储设备10a中的mem i/f circuit以单端互连类型构造 的实施例。参考图3a，ctrl i/f circuit 110a可以包括第一发送器111a、 第一接收器113a和第三发送器115a。mem i/f circuit 210a可以包括第二 发送器211a、第二接收器213a和第三接收器217a。
52.根据实施例，第一发送器111a和第一接收器113a可以通过一条传输线 分别连接到第二接收器213a和第二发送器211a。例如，第一发送器111a可 以通过第一传输线将数据选通信号dqs提供给第二接收器213a，第二发送 器211a可以通过使用第一传输线将数据选通信号dqs提供给第一接收器 113a。尽管第一发送器111a可以通过第二传输线提供反相数据选通信号 dqsb，但是mem i/f circuit 210a以使用一个信号的单端互连方法配置， 因此，第二接收器213a不需要连接到第二传输线。即，第二传输线可以是开 路的。因此，第二发送器211a不需要沿着第二传输线将反相数据选通信号 dqsb提供给第一接收器113a。第一接收器113a可以接收参考电压信号vref。
53.因此，与利用全差分互连方法配置第一接收器111a的情况相比，可以利 用单端互连方法配置第一接收器113a。在另外的实施例中，另一条或部分传 输线可以连接在第二发送器211a与ctrl i/f circuit 110a的中性面(neutralplane)或接地面之间。
54.根据实施例，参考电压信号vref可以被提供给第一接收器113a和第二 接收器213a。参考电压信号vref可以用作对输入到第一接收器113a或第二 接收器213a的控制信号(例如，数据选通信号dqs)的大小进行比较的基 准。参考电压信号vref可以由外部电源生成和提供，以确保ctrl i/fcircuit 110a和mem i/f circuit 210a的操作之间的一致性。然而，参考 电压信号vref不限于此，并且可以在ctrl i/f circuit 110a和/或mem i/fcircuit 210a的每一者中被生成并且相应地被提供。
55.因此，ctrl i/f circuit 110a可以具有非对称结构。例如，ctrl i/fcircuit 110a可以具有第一发送器111a和第一接收器113a具有不同的接口 类型的非对称结构。
56.根据实施例，第三发送器115a可以通过两条传输线向第三接收器217a 发送控制信号。例如，第三发送器115a可以通过第三传输线将反相读取使能 信号reb提供给第三接收器217a。类似地，第三发送器115a可以通过第四 传输线将读取使能信号re提供给第三接收器217a。然而，在以使用一个信 号的单端互连方法配置mem i/f circuit的情况下，第三接收器217a不需 要连接到第四传输线(即，第四传输线可以是开路的)。
57.根据实施例，可以从外部向第三接收器217a提供参考电压信号vref。类 似于以上描述的实施例，参考电压信号vref可以直接在mem i/f circuit 210a中生成。
58.图3b示出了存储设备10b中的利用全差分互连方法配置mem i/fcircuit的实施例。参考图3b，ctrl i/f circuit 110b可以包括第一发送 器111b、第一接收器113b和第三发送器115b。mem i/f circuit 210b可以 包括第二发送器211b、第二接收器213b和第三接收器217b。
59.根据实施例，第一发送器111b和第一接收器113b可以通过两条传输线 分别连接到第二接收器213b和第二发送器211b。例如，第一发送器111b可 以通过第一传输线将数据选通信号dqs提供给第二接收器213b，第二发送 器211b可以通过第一传输线将数据选通信号dqs提供给第一接收器113b。 类似地，第一发送器111b可以通过第二传输线提供反相数据选通信号dqsb。 与图3a不同，图3b示出了以使用两个信号的全差分互连类型配置的memi/f circuit 210b，因此，可以通过第二传输线向第二接收器213b提供反相 数据选通信号dqsb。
60.根据本发明构思的实施例，与以全差分互连方法配置第一发送器111b的 情况相比，可以以单端互连类型配置的第一接收器113b不需要通过第二传输 线提供反相数据选通信号dqsb。
61.根据实施例，参考电压信号vref可以被提供给第一接收器113b。如上所 述，参考电压信号vref可以用作对输入到第一接收器113b的控制信号(例 如，数据选通信号dqs)的大小进行比较的基准，并且可以由外部电源生成 和提供，或者可以在ctrl i/f circuit 110b中生成并在内部提供。
62.因此，ctrl i/f circuit 110b可以具有第一发送器111b和第一接收器 113b具有不同的接口类型的非对称结构。
63.根据实施例，第三发送器115b可以通过两条传输线向第三接收器217b 发送控制信号。例如，第三发送器115b可以通过第三传输线将反相读取使能 信号reb提供给第三接收器217b。类似地，第三发送器115b可以通过第四 传输线将读取使能信号re提供给第三接收器217b。在以使用两个信号的全 差分互连类型配置mem i/f circuit 210b的情况下，可以通过第四传输线 向第三接收器217b提供读取使能信号re。
64.根据本发明构思的实施例，与第一发送器和第一接收器可以具有相同的 接口类型的对称结构相比，ctrl i/f circuit 110a或110b的不对称结构可 以不管mem i/f circuit 210a或210b的接口类型如何，都保持ctrl i/fcircuit 110a和110b与mem i/f circuit 210a和210b之间的通信。因此， 当存储器件200(例如，图1的存储器件200)被初始化时，存储器控制器 100(例如，图1的存储器控制器100)可以省略在存储器件200的初始化之 前的输入/输出接口类型识别操作，并且存储器件200不必断电。另外，可以 抑制由于存储器控制器100和存储器件200的输入/输出接口之间的不匹配而 导致的通信错误的发生。
65.图4是根据本发明构思的实施例的包括输入/输出引脚p11、p12、p13、 p14、p15、p21、p22、p23、p24和p25的存储设备10的框图。
66.参照图4，存储器控制器100可以包括ctrl i/f circuit 110、信号发 生器signal gen 130以及核150，其中ctrl i/f circuit 110还包括多个 引脚p11、p12、p13、p14和p15。存储器件200可以包括mem i/f circuit 210、控制逻辑230、输入/输出缓冲器250和存储单元阵列270，其中，memi/f circuit 210还包括多个引脚p21、p22、p23、p24和p25。
67.根据实施例，ctrl i/f circuit 110可以包括数据选通信号dqs引脚 p11、反相数据选通信号dqsb引脚p12、反相读取使能信号reb引脚p13、 读取使能信号re引脚p14、以及命令/地址和数据输入/输出 cmd/addr/data引脚p15。相应地，mem i/f circuit 210可以包括数据 选通信号dqs引脚p21、反相数据选通信号dqsb引脚p22、反相读取使能 信号reb引脚p23、读取使能信号re引脚p24以及命令/地址和数据输入/ 输出cmd/addr/data引脚
p25。
68.数据选通信号dqs引脚p11可以对应于数据选通信号dqs引脚p21， 而反相数据选通信号dqsb引脚p12可以对应于反相数据选通信号dqsb引 脚p22。在实施例中，可以从数据选通信号dqs引脚p11向数据选通信号引 脚p21发送数据选通信号dqs，并且数据选通信号dqs可以被切换(toggle) 为与数据输入/输出速率相对应的频率。在实施例中，可以在命令cmd或地 址addr的发送时段(section)中或在数据data的发送和接收时段中切换 数据选通信号dqs。
69.类似地，反相读取使能信号reb引脚p13可以对应于反相读取使能信号 reb引脚p23，而读取使能信号re引脚p14可以对应于读取使能信号re 引脚p24。读取使能信号re可以用于控制对存储在存储器件200中的数据的 读取操作。
70.存储器控制器110可以通过命令/地址和数据输入/输出 cmd/addr/data引脚p15向存储器件200发送命令cmd和地址addr。 因此，在实施例中，存储器控制器100可以在数据data的发送期间向存储 器件200发送命令cmd和地址addr。然而，实施例不限于此，通过其发 送命令cmd和地址addr的引脚可以与通过其发送数据data的引脚分开。
71.存储器控制器100可以将命令cmd、地址addr和数据data与数据 选通信号dqs同步，并且可以向存储器件200发送与数据选通信号dqs同 步的命令cmd、地址addr和数据data。在实施例中，命令cmd、地址 addr和数据data可以与数据选通信号dqs的上升沿同步。在实施例中， 命令cmd、地址addr和数据data可以与数据选通信号dqs的下降沿同 步。在实施例中，命令cmd、地址addr和数据data可以与数据选通信 号dqs的上升沿和下降沿同步。换句话说，命令cmd、地址addr和数据 data可以在双倍数据速率(ddr)模式下被发送到存储器件200。因此， 随着数据选通信号dqs的频率增加，数据data的发送速率以及命令cmd 和地址addr的发送速率也会很高。然而，实施例不限于此，并且将理解的 是，例如，命令cmd、地址addr和数据data可以与读取使能信号re 和/或写入使能信号we同步。
72.signal gen 130可以生成操作存储设备10所需的控制信号。根据实施 例，signal gen 130可以生成数据选通信号dqs、反相数据选通信号dqsb、 读取使能信号re、反相读取使能信号reb，此外，还可以生成诸如以下各 种信号以操作存储设备10：指示发送命令cmd的时间点的命令锁存使能信 号cle、指示发送地址addr的时间点的地址锁存使能信号ale、时钟信 号clk等。虽然未示出用于发送命令锁存使能信号cle和/或地址锁存使能 信号ale的引脚，但是每一者还可以包括在ctrl i/f circuit 110中，但 不限于此。存储器控制器100可以例如通过使用命令锁存使能信号cle和地 址锁存使能信号ale来区分通过同一通道发送到存储器件200的命令cmd、 地址addr和数据data，但不限于此。
73.核150可以执行操作存储设备10所需的操作，并提供指挥存储器件200 的操作的命令cmd。根据实施例，核150可以生成诸如与存储器操作相关的 读取命令和写入命令的命令。此外，可以发出各种命令cmd以用于存储设 备10的操作。所发出的命令cmd可以直接提供给ctrl i/f circuit 110， 但不限于此。核150的计算结果可以被提供给signal gen 130，并且例如 被用于生成控制信号。
74.控制逻辑230(例如但不限于控制逻辑电路)可以接收缓冲到输入/输出 缓冲器250的命令cmd和地址addr，并且可以基于接收到的命令cmd 和地址addr控制对存储单元阵列270中包括的多个存储单元的存储器操作。 例如，当存储器操作是读取操作时，从存储单
元阵列270读取的数据data 可以被缓冲在输入/输出缓冲器250中。输入/输出缓冲器250可以通过memi/f circuit 210向存储器控制器100发送所缓冲的数据data。另外，当存 储器操作是写入操作时，输入/输出缓冲器250可以通过mem i/f circuit 210从存储器控制器110接收要被写入到存储单元阵列270中的数据data。
75.输入/输出缓冲器250可以缓冲通过输入/输出引脚p25接收的命令cmd 和地址addr以及从存储单元阵列270读取的数据data。例如，存储器件 200可以响应于命令锁存使能信号cle的使能来缓冲命令cmd。另外，存 储器件200可以响应于地址锁存使能信号ale的使能来缓冲地址addr。
76.图5a、图5b和图5c示出根据实施例的存储器控制器100和存储器件 200的电压和操作状态的改变的定时图，在每个附图中横轴均指示时间段。 重新一起参考图2和图1。
77.图5a示出了如下比较示例：包括在根据实施例的ctrl i/f circuit 110 中的发送器111和接收器113是对称的，并且在存储设备10进入电源管理模 式之后经过了足够的时间段。
78.在时间点t1之前，存储器控制器100和存储器件200都可以在全差分互 连模式fd下操作。
79.在时间点t1，存储器控制器100可以识别电源管理模式。电源管理模式 可以由主机请求，也可以根据预设协议进入。可以在电源管理模式下提供诸 如待机、暂停、休眠和断电的各种状态。为了便于解释，但不限于此，可以 假设在电源管理模式下阻止数据data的输入/输出，但是允许命令cmd的 输入/输出。
80.再次参考时间点t1，在存储器控制器100识别出电源管理模式时，存储 器控制器100可以将作为控制信号之一的电源控制信号pwr_con的状态从 逻辑高电平转换为逻辑低电平。电源控制信号pwr_con可以被发送到存储 器件200的电源管理电路。在存储器控制器100识别出电源管理模式时，存 储器控制器100可以在初始化模式init下操作，并且不需要在全差分互连模 式fd下操作。
81.在时间点t2，在存储器件200进入电源管理模式时，nand电源电压输 入/输出信号nand_vccq可以从逻辑高电平转换为逻辑低电平。在nand 电源电压输入/输出信号nand_vccq转换为逻辑低电平时，存储器件200 可以在初始化模式init下操作，并且不需要在全差分互连模式fd下操作。
82.在时间点t3，在nand电源电压输入/输出信号nand_vccq转变之后， nand电源电压信号nand_vcc可以从逻辑高电平转变为逻辑低电平。例 如，nand电源电压信号nand_vcc可以在从进入电源管理模式的时间点 起100微秒(μs)之后转换，但是不限于此。
83.在时间点t4，控制器核信号ctrl_core可以从逻辑高电平转换为逻辑低 电平。例如，可以在核150中生成控制器核信号ctrl_core。因此，核150 可以提供命令cmd并且不需要提供控制数据的输入和输出的信号。
84.在距时间点t4足够的时间段之后的时间点t5，存储器控制器100可以识 别唤醒模式。唤醒模式可以由主机请求，或者可以根据预设协议进入。
85.再次参考时间点t5，根据唤醒模式的识别，存储器控制器100可以使电 源控制信号pwr_con的状态从逻辑低电平转换为逻辑高电平。电源控制信 号pwr_con可以被发送到存储器件200的电源管理电路。在存储器控制器 100识别出唤醒模式时，存储器控制器100
可以从初始化模式init转变为单 端互连模式se。
86.在时间点t6，控制器核信号ctrl_core可以被提供给存储器控制器100 的核150，并且控制器核信号ctrl_core可以从逻辑低电平转换为逻辑高电 平。因此，除了命令cmd之外，核150还可以再次提供用于交换数据data 的信号。在实施例中，时间点t6可以在转变为单端互连模式se之后大约250 μs之后，但是不限于此。
87.在时间点t7，nand电源电压信号nand_vcc可从逻辑低电平转换为 逻辑高电平。例如，nand电源电压信号nand_vcc可以在从进入单端互 连模式se的时间点起大约350μs之后转换，但是不限于此。
88.在时间点t8，nand电源电压输入/输出信号nand_vccq可以从逻辑 低电平转换为逻辑高电平。例如，nand电源电压输入/输出信号 nand_vccq可以在从进入单端互连模式se的时间点开始经过大约400μs 之后转换，但是不限于此。在时间点t8，存储器件200可以在单端互连模式 se下操作。
89.根据图5a，在进入电源管理模式之后已经经过足够的时间段之后，存储 设备10改变为唤醒模式，因此，存储器控制器100和存储器件200可以在单 端互连模式se下流畅地通信。单端互连模式se的通信速率可以低于全差分 互连模式fd的通信速率。
90.图5b示出了根据实施例的如下比较示例：ctrl i/f circuit 110中包 括的发送器111和接收器113是对称的，并且在存储设备10进入电源管理模 式之后经过了足够的时间段。
91.在时间点t1之前，存储器控制器100和存储器件200都可以在全差分互 连模式fd下操作。
92.在时间点t1，存储器控制器100可以识别电源管理模式。电源管理模式 可以由主机请求，或者可以根据预设协议(例如，内部存储器控制器协议， 但不限于此)进入。在存储器控制器100识别出电源管理模式时，存储器控 制器100可以使作为控制信号之一的电源控制信号pwr_con的状态从逻辑 高电平转换为逻辑低电平。在存储器控制器100识别出电源管理模式时，存 储器控制器100可以在初始化模式init下操作，而不必在全差分互连模式fd下操作。
93.在时间点t2，在存储器件200进入电源管理模式时，nand电源电压输 入/输出信号nand_vccq可以从逻辑高电平转换为逻辑低电平。在nand 电源电压输入/输出信号nand_vccq转换为逻辑低电平时，由于nand电 源电压信号nand_vcc未转换，因此，存储器件200的模式仍可以是全差 分互连模式fd。
94.在时间点t9，在进入电源管理模式之后经过足够的时间段之前，由于存 储器控制器100识别出唤醒模式，因此存储器控制器100可以使电源控制信 号pwr_con的状态从逻辑低电平转换为逻辑高电平。在实施例中，时间点 t9可以在距时间点t1起大约10μs之后。在存储器控制器100识别出唤醒模 式时，存储器控制器100可以在从初始化模式init改变为单端互连模式se 的状态下操作。类似地，在预设时间段之后，nand电源电压输入/输出信号 nand_vccq可以转换为逻辑高电平。
95.根据图5b，在进入电源管理模式之后经过足够的时间段之前，存储设备 10改变为唤醒模式。在实施例中，尽管在初始化模式init之后存储器控制 器100改变为单端互连模式se，但是nand电源电压信号nand_vcc未 转换，因此，存储器件200的模式仍可以是全差分
互连模式fd。即，存储器 控制器100和存储器件200的接口方法不匹配。
96.因此，存储器控制器100处于单端互连模式se，而存储器件200处于全 差分互连模式fd。换句话说，与存储器控制器100通过一条传输线发送控制 信号的情况相比，存储器件200通过一条传输线接收控制信号，但是通过两 条传输线发送控制信号；因此，在存储器控制器100与存储器件200之间的 通信中可能发生通信错误。
97.图5c示出了根据实施例的如下比较示例：ctrl i/f circuit 110中包 括的发送器111和接收器113彼此不对称。
98.在时间点t9之前存储设备10的操作类似于图5b的操作，可以省略重复 的描述。然而，区别在于存储器控制器100可以支持全差分互连模式和单端 互连模式两者。
99.在时间点t9(距t1约10μs之后)，由于存储器控制器100识别出唤醒模 式，因此存储器控制器100可以使电源控制信号pwr_con的状态从逻辑低 电平转换为逻辑高电平，而一旦存储器控制器100识别出唤醒模式，存储器 控制器100就可以在从初始化模式init改变为单端互连模式se的状态下操 作。
100.根据图5c，在进入电源管理模式之后经过足够的时间段之前，存储设备 10改变为唤醒模式。在实施例中，尽管在初始化模式init之后存储器控制 器100改变为单端互连模式se，但是nand电源电压信号nand_vcc不 转换，因此，如图5b中所示，存储设备(nand)200的模式仍是全差分互 连模式fd。
101.然而，包括在存储器控制器100中的发送器111和接收器113可以具有 非对称结构，因此，发送器111可以处于全差分互连模式fd，而接收器113 处于单端互连模式se。因此，即使当存储器件200的模式是单端互连模式 se时，存储器控制器100也将存储器件200的模式与存储器控制器100的接 口方法匹配。
102.因此，即使存储器件200处于单端互连模式se和/或全差分互连模式fd 中的任何一种模式，存储器控制器100也可以支持单端互连模式se和全差 分互连模式fd两者，存储器件200可以抑制存储器控制器110与存储器件 200之间的通信中的通信错误。
103.图6是根据本发明构思的实施例的存储器控制器100和存储器件200的 操作的流程图。结合图6参考图1和图3。
104.在功能块s105中，存储器控制器100可以发出命令cmd和地址addr。
105.在功能块s110中，存储器控制器100可以将命令cmd和地址addr 提供给存储器件200。例如，存储器件200的输入/输出缓冲器250可以缓冲 命令cmd和地址addr。
106.在功能块s115中，存储器控制器100的signal gen 130可以生成数 据选通信号dqs。
107.在功能块s120中，存储器控制器100可以将数据选通信号dqs和反相 数据选通信号dqsb提供给存储器件200。
108.在功能块s125中，可以通过数据选通信号dqs使命令cmd和地址addr同步。
109.在功能块s130中，存储器件200的输入/输出缓冲器250可以缓冲命令 cmd和地址addr。
110.在功能块s135中，存储器控制器100可以识别或确认电源管理模式(pmmode)。
111.在功能块s140中，存储器控制器100可以使被发送给存储器件200的电 源管理电路的电源控制信号pwr_con的逻辑电平从逻辑高降到逻辑低。
112.在功能块s145中，存储器控制器100可以使被发送给存储器件200的 nand电源电压信号nand_vcc的逻辑电平从逻辑高降到逻辑低。
113.在功能块s150中，存储器控制器100可以使被发送给存储器件200的 nand电源电压输入/输出信号nand_vccq的逻辑电平从逻辑高降到逻辑 低。
114.在功能块s155中，可以初始化存储器控制器100。在实施例中，存储器 控制器100的初始化模式可以在nand电源电压输入/输出信号 nand_vccq的逻辑电平转换之后。然而，存储器控制器100的初始化模式 不限于此，并且可以理解为在电源控制信号pwr_con的电平转换之后。
115.在功能块s160中，可以初始化存储器件200。
116.在功能块s165中，存储器控制器100可以识别或确认唤醒模式。
117.在功能块s170中，存储器控制器100可以输入用于初始化存储器件200 的初始值。
118.在功能块s175中，存储器控制器100可以向存储器件200发送使数据 data同步的数据选通信号dqs。
119.在功能块s180中，根据存储器件200的接口模式，存储器件200可以向 存储器控制器100提供数据选通信号dqs或者向存储器控制器100提供数据 选通信号dqs和反相数据选通信号dqsb。例如，当接口模式是全差分互连 模式fd时，存储器件200可以向存储器控制器100提供数据选通信号dqs 和反相数据选通信号dqsb；而当接口模式是单端互连模式se时，存储器件 200可以向存储器控制器100提供数据选通信号dqs。
120.在功能块s185中，存储器控制器100的接收器113可以响应于多路复用 器114的输出接收信号，该多路复用器114被配置为将参考电压信号vref或 反相数据选通信号dqsb多路复用到接收器113。
121.图7是根据本发明构思的实施例的存储系统1000的框图。
122.参照图7，存储系统1000可以包括主机1100和固态硬盘(ssd)1200。 ssd通过信号连接器与主机1100交换信号sig，并且通过电源连接器接收电 力pwr。ssd 1200可以包括ssd控制器1210、辅助电源设备1220、以及存 储器件(mem)1230、1240和1250。存储器件1230、1240和1250可以分 别通过通道ch1、ch2和chn连接到ssd控制器1210。
123.ssd控制器1210可以通过使用参照图1至图6详细描述的存储器控制器 100来实现。具体地，ssd控制器1210可以通过与数据相同的输入/输出通 道来输出命令cmd和地址addr，并且可以将命令和地址同步到诸如数据 选通信号dqs的时钟信号clk，并向存储器件1230、1240和1250发送命 令和地址。
124.存储器件1230、1240和1250可以通过使用参考图1至图6详细描述的 存储器器件200来实现。详细地，存储器件1230、1240和1250均可以通过 与数据的通道相同的输入/输出通道从ssd控制器接收命令和地址，并且可 以从ssd控制器1210接收与诸如数据输入/输出时钟信号的时钟信号同步的 命令和地址。
125.作为实施例，存储系统1000可以构成如下项的存储装置：计算机、超移 动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、 网络平板电脑、平板计算机、无线电话、移动电话、智能电话、电子书、便 携式多媒体播放器(pmp)、手持游戏机、导航设备、黑匣子、数码相机、数 字多媒体广播(dmb)播放器、三维电视、智能电视、数字音频记录器、数 字音频播放器、数字图片记录器、数字图片播放器、数字记录器、数字视频 播放器、
数据中心服务器、能够在无线环境中发送和接收数据的设备、构成 家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成 远程信息处理网络的各种电子设备之一、射频识别(rfid)设备、构成计算 系统的各种组件之一等。
126.根据实施例的存储系统1000可以通过使用各种类型的封装件来安装。例 如，存储系统1000可以以如下形式安装：层叠封装(pop)、球栅阵列(bga)、 芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插式封装(pdip)、 waffle pack封装裸片、晶片形式裸片、板上芯片(cob)、陶瓷双列直插式 封装(cerdip)、塑料公制四方扁平封装(mqfp)、薄四方扁平封装(tqfp)、 小外形集成电路(soic)、收缩小外形封装(ssop)、薄小外形封装(tsop)、 系统级封装(sip)、多芯片封装等。
127.尽管已经参考本发明构思的实施例具体地示出和描述了本发明构思，但 是相关领域的普通技术人员将理解，在不脱离如所附权利要求阐述的本发明 构思的范围和精神的情况下，可以在形式和细节上进行各种改变。