一种测试芯片版图的生成方法与流程

1.本发明涉及集电电路技术领域，特别涉及一种测试芯片版图的生成方法。


背景技术：

2.制程测试件测试芯片版图的产生，因受测元器件种类和参数繁多，耗费版图工程师大量的时间和精力，在研发一个新工艺时，需要多维度的测试元器件，才能获得受测元器件的设计规则和电性特性，以pmos为例，需要获得的有沟道长度，沟道宽度，栅极超出有源区的距离，栅极到有源区穿孔的距离，虛拟栅極的个数，栅极和n阱的水平距离,栅极和n阱的垂直距离等。
3.目前建立制程测试件测试芯片版图的方式为晶圆厂的制程研发工程师将制程测试件测试芯片的布局方式、受测元器件的版图模板以及待测试元件的参数给予版图工程师，版图工程师在版图编辑eda工具的环境下，生成可视化的格式档案，完成后再利用图编辑eda工具转换成标准gdsii版图格式，目前此种建立制程测试件测试芯片版图的方式存在如下缺陷：
4.(1)受测元器件的种类不断增加，新工艺下的任何元器件,都得要建立制程测试件测试芯片,经过流片测试得到其相对应的设计规则和电性规格,然后产生工艺设计套件给电路设计人员做芯片设计，由于应用的增加,如电源芯片的高压元器件等，造成元器件种类日益增加；
5.(2)受测元器件的参数不断增加，由于新工艺不断有新的效应产生，比如浅槽隔离压力效应(sti效应)，对于pmos管和nmos管的影响正好相反，对于pmos管，电流随源漏区的增大而变小，而对于nmos管，电流随源漏区的增大而增大；所以要增加源漏区参数,改变源漏区的值得到pmos/nmos的设计规则和电性规格。
6.上述缺陷的存在，也会使得目前建立制程测试件测试芯片版图的方式耗费版图工程师大量的时间和精力。目前主要采用如下两种方式来减少版图工程师的时间和精力的耗费：
7.(1)通过经验快速进行分类、拷贝及修改；
8.(2)创建可程式化的元件版图，则可以输入参数值，直接产生对应的单一个元器件,在版图编辑eda工具的环境下可视化的档案。
9.上述方式的采用，需较大程度上依赖于版图编辑eda工具，且需依赖于版图工程师的经验，容易造成出错。


技术实现要素：

10.本发明的目的在于提供一种测试芯片版图的生成方法，以解决现有技术中的一个或多个问题。
11.为解决上述技术问题，本发明提供一种测试芯片版图的生成方法，包括：
12.创建测试芯片的指令集，所述指令集包括关于测试芯片的版图信息的多个指令；
以及，
13.利用含内嵌版图算法的程序读取所述指令集，并根据版图设计规则及参数，执行与所述指令集中各指令相对应的版图算法以生成测试芯片版图。
14.可选的，在所述的测试芯片版图的生成方法中，所述测试芯片的版图信息包括测试芯片布局、焊盘名称和受测元器件的名称、种类、参数值及布局。
15.可选的，在所述的测试芯片版图的生成方法中，所述指令集中，所述测试芯片布局的指令格式为：define type:n gds_fiename x:sn y:sn pad:n；其中，
16.define表示定义测试芯片布局；
17.type:n表示测试芯片布局样式；
18.gds_filename表示执行所述程序后的输出gds档案名；
19.x:sn表示最左侧第一个焊盘在金属层上的x坐标值；
20.y:sn表示最左侧第一个焊盘在金属层上的y坐标值；
21.pad:n表示焊盘的数量。
22.可选的，在所述的测试芯片版图的生成方法中，所述指令集中，所述焊盘名称的指令格式为：padname n:c n:c
…
；其中，
23.padname:表示定义焊盘名称；
24.n:c表示焊盘的排序号以及相应的名称。
25.可选的，在所述的测试芯片版图的生成方法中，所述指令集中，mos器件的名称、种类、参数值及布局的指令格式为：名称g:n d:n w＝n l＝n m＝ndummy＝n；其中，
26.g:n表示栅极连接焊盘的排序号；
27.d:n表示漏极连接pad的排序号；
28.w＝n表示沟道宽度大小；
29.l＝n表示沟道长度大小；
30.m＝n表示所述mos器件的一固定版图样式；
31.dummy＝n表示虚拟mos器件的数量。
32.可选的，在所述的测试芯片版图的生成方法中，所述指令集包括：
33.testkeylayout
34.指令1；
35.指令2；
36.::::::
37.指令n；
38.endtestkeylayout
39.其中，指令1、指令2、
…
以及指令n为创建的所述指令集中的指令，n为大于2的自然数；
40.testkeylayout表示指令开始；
41.endtestkeylayout表示指令结束。
42.可选的，在所述的测试芯片版图的生成方法中，所述版图设计规则及参数包括版图层次规则、版图及元器件参数规则和版图布局布线规则。
43.可选的，在所述的测试芯片版图的生成方法中，所述版图层次规则通过利用版图
层次资讯表进行格式转换得到，所述版图层次规则的格式为：layerxxxdatatypexxx keyname；其中，
44.layer表示当前行为版图层次；
45.xxx表示层次号码的3个整数位号码,不足部分补零；
46.datatype表示版图层次类型；
47.xxx表示层次类型的3个整数位号码,不足部分零；
48.keyname为版图层次名称的关键字。
49.可选的，在所述的测试芯片版图的生成方法中，所述版图及元器件参数规则通过利用元器件参数资讯表结合版图层次资讯表进行格式转换得到，所述版图及元器件参数规则的格式为：rulexxxxxxnnnisdddd note；其中，
50.rule表示当前行为版图层次的设计规则；
51.xxx表示版图层次号码的3个整数位号码，不足部分补零；
52.xxx表示层次类型的3个整数位号码，不足部分补零；
53.nnn表示设计规则的3个整数位编码,不足部分补零；
54.dddd表示设计规则的4个整数位数值，单位为奈米，不足部分补零。
55.可选的，在所述的测试芯片版图的生成方法中，所述版图布局布线规则通过利用版图布局布线资讯表进行格式转换得到，所述版图布局布线规则的格式为：ccccxxxnnnissdddddd note；其中，
56.cccc表示测试芯片的类型；
57.xxx为表征布局方式的3个整数位号码,不足部分补零；
58.nnn为表征布线规则的3个整数位号码,不足部分补零；
59.s表示规则数值的正负符号；
60.dddddd表示设计规则的6个整数位数值,单位是奈米,不足部分补零。
61.可选的，在所述的测试芯片版图的生成方法中，所述生成测试芯片版图的步骤包括：
62.依次生成测试芯片布局的二次元输出、生成测试芯片焊盘的二位元输出以及生成各指定定义受测元器件的二位元输出；
63.对所有所述二次元输出进行整合，以生成所述测试芯片版图。
64.综上所述，本发明提供的测试芯片版图的生成方法，包括：创建测试芯片的指令集，所述指令集包括关于测试芯片的版图信息的多个指令；以及，利用含内嵌版图算法的程序读取所述指令集，并根据版图设计规则及参数，执行与所述指令集中各指令相对应的版图算法以生成测试芯片版图的版图算法含内嵌版图算法。与传统方法相比，具有如下优势：
65.(1)因无需版图工程师人工制定，直接生成，因此提高了版图生成速度；
66.(2)不需要版图编辑eda工具；
67.(3)因无需版图工程师参与,少了人工干预,出错比率降低，生成的版图的质量得以提高。
附图说明
68.图1为本发明实施例提供的测试芯片版图的生成方法的流程图；
69.图2为本发明实施例中生成的测试芯片版图1的示意图；
70.图3为本发明实施例中生成的测试芯片版图2的示意图；
71.图4a～4c分别为本发明实施例中生成的测试芯片版图3不同区域的示意图；
72.图5为本发明实施例步骤s12中生成测试芯片版图的流程图。
具体实施方式
73.为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
74.如图1所示，本发明实施例提供一种测试芯片版图的生成方法，包括如下步骤：
75.s11，创建指令集，所述指令集包括关于测试芯片的版图信息的多个指令；
76.s12，利用含内嵌版图算法的程序读取所述指令集，并根据版图设计规则及参数，执行与所述指令集中各指令相对应的版图算法以生成测试芯片版图。
77.从上述步骤可知，本发明实施例提供的测试芯片版图的生成方法，无需版图工程师参与，即可直接生成，因此提高了版图生成速度，而且也因少了人工干预，版图的质量得以提高，另外，发明实施例提供的测试芯片版图的生成方法也使得在生成测试芯片的版图时，无需再依赖于版图编辑eda工具，因此更加便捷，且降低了生产成本。
78.步骤s11中，所述测试芯片的版图信息可包括测试芯片布局、焊盘(pad)名称和受测元器件的名称、种类、参数值及布局等。
79.针对所述测试芯片的每一个信息均可设置一个指令，从而以创建得到所述指令集。本实施例中，所述指令集可包括：
80.testkeylayout
81.指令1；
82.指令2；
83.::::::
84.指令n；
85.endtestkeylayout；
86.其中，指令1、指令2、
…
以及指令n为创建的所述指令集中的指令，n为大于2的自然数；
87.testkeylayout表示指令开始；
88.endtestkeylayout表示指令结束。
89.本实施例示例的所述指令集中，首行是“testkeylayout”，结束行是“endtestkeylayout”，中间各行是指令，一行为一个指令，大小写相同，而且各指令间用“；”隔开，“；”表示上一指令结束。即，利用关键字“testkeylayout”定义指令集开始；利用关键字“endtestkeylayout”定义指令集结束；中间指令用“；”定义指令结束。
90.需要理解的是，创建指令集的方式可以有很多，只需将测试芯片的特征以统一格式描述即可，以上仅为示范性的一种指令集的架构，本技术不以此为限。
91.可选的，本实施例中，创建的所述指令集中，所述测试芯片布局的指令格式为：define type:n gds_fiename x:sn y:sn pad:n；其中，
92.define表示定义测试芯片布局；
93.type:n表示测试芯片布局样式；如n＝1的样式,表示一层金属,电源连接固定在pad上方,地绕连接固定在pad下方；
94.gds_filename表示执行所述程序后的输出gds档案名；如gds_out4.gds，表示执行运算后的输出gds档案名为out4.gds；
95.x:sn表示最左侧第一个焊盘在金属层上的x坐标值；若为正值,s＝“p”,若为负值,s＝“n”；n是座标值,单位是奈米；如x轴的座标值是500,则抒写为“x:p600”；一般的，可将金属层左下角定义成坐标原点；
96.y:sn表示最左侧第一个焊盘在金属层上的y坐标值；若为正值,s＝“p”,若为负值,s＝“n”；n是座标值,单位是奈米；如y轴的座标值是-1500,则抒写为“y:n1500”；同样的，可将金属层左下角定义成坐标原点；
97.pad:n表示焊盘的数量；“pad:13”表示共有13个pad。
98.例如，当所述测试芯片布局的指令格式为define type:1gds_example.gdsx:p200000y:n200000pad:13时所述指令集的架构如下：
99.testkeylayout
100.define type:1gds_example.gdsx:p200000y:n200000pad:13；
101.endtestkeylayout
102.对该指令集执行含内嵌版图算法的程序后，生成测试芯片版图1如图2所示。
103.可选的，本实施例中，创建的所述指令集中，所述焊盘名称的指令格式为：padname n:c n:c
…
；其中，
104.padname:表示定义焊盘名称；
105.n:c表示焊盘的排序号以及相应的名称，其中，n是排序号，c是pad的名称；如“5:vdd”表示第5个pad的pad名称是“vdd”；若是pad没有特别指定名称，则可将pad名称写为“t”加上第几个pad的排序号，如第5个pad没有指定,则pad名称为“t5”。
106.一般的，“vd”“vc”开头，会被视为电源名称,在生成版图时将pad和上方的金属层1相连；“vs”“gnd”开头的会被视为地线名称,在生成版图时将pad和下方的金属层1相连。
107.例如，当所述焊盘名称的指令格式为padname 1:in 2:vdd 4：gnd 5：out，所述指令集的架构如下：
108.testkeylayout
109.define type:1gds_example.gdsx:p200000y:n200000pad:13；
110.padname 1:in 2:vdd 4：gnd 5：out；
111.endtestkeylayout
112.对该指令集执行的版图算法含内嵌版图算法的程序后，生成测试芯片版图2如图3所示。
113.受测元器件的种类很多，本实施例中，以mos器件为例，例如以pmos5v为例，对应参
数也以w、l、dummy为例。所述指令集中，pmos5v器件的名称、种类、参数值及布局的指令格式为：pmos5v g:n d:n w＝n l＝n m＝ndummy＝n；其中，
114.pmos5v:表示定义受测元器件为5v pmos；
115.g:n表示栅极连接焊盘的排序号(一般为从左至右)；g表示pmos栅极(gate),n表示连接pad的排序号；多pmos栅极连接pad的排序号只能是比pmos漏极连接pad的排序号多1或少1，即是相邻的pad，如“g:2”表示pmos栅极连接第2个pad；
116.d:n表示漏极连接pad的排序号；d表示pmos漏极(drain)，n表示连接pad的排序号；多pmos漏极连接pad的排序号只能是比pmos栅极连接pad的排序号多1或少1，即是相邻的pad；如“d:5”表示pmos漏极连接第5个pad；
117.w＝n表示沟道宽度大小；w表示pmos的沟道宽度，n表示宽度大小，以奈米为单位；如“w＝800”表示pmos的沟道宽度是800奈米；
118.l＝n表示沟道长度大小；l表示pmos的沟道长度，n表示长度大小，以奈米为单位；如“l＝500”表示pmos的沟道长度是500奈米；
119.m＝n表示pmos5v器件的一固定版图样式，该固定版图样式例如为pmos源极固定接到电源，pmos的n型衬底是固定接到电源，虚拟5v pmos的源极、栅极、漏极和n型衬底是固定接到电源；
120.dummy＝n表示虚拟5v pmos的数量；如“dummy＝1”表示上下各有“1”个5v pmos。
121.例如，当pmos5v器件的指令格式为pmos5v g:1d:2w＝6000l＝500m＝1dummy＝2；pmos5v g:5d:4w＝3000l＝1000m＝1dummy＝1，所述指令集的架构如下：
122.testkeylayout
123.define type:1gds_example.gdsx:p200000y:n200000pad:13；
124.padname 1:in 2:vdd 4：gnd 5：out；
125.pmos5v g:1d:2w＝6000l＝500m＝1dummy＝2；
126.pmos5v g:5d:4w＝3000l＝1000m＝1dummy＝1；
127.endtestkeylayout
128.对该指令集执行的版图算法含内嵌版图算法的程序后，生成测试芯片版图3如图4a～4c所示，图4a～4c所示，表示测试芯片不同区域的版图。
129.本实施例步骤s12中，所述含内嵌版图算法的程序包括多个版图算法，分别用于生成测试芯片版图的各个组成部分。在读取所述指令集后，在对所述指令集中的各个指令执行版图算法时，需依据版图设计规则及参数，获取与各指令相匹配的版图算法来执行，从而以生成符合版图设计规则及参数的测试芯片版图。
130.本实施例中，所述版图设计规则及参数具体可包括版图层次规则、版图及元器件参数规则和版图布局布线规则。对于所述指令集中的不同指令，依据不同的设计规则，来执行版图算法，例如，对于测试芯片版图层次指令，依据所述版图层次规则，执行与测试芯片版图层次的指令相匹配的版图算法。
131.所述版图设计规则及参数以例如表1～表3所示的表格文档形式存在，为了便于所述含内嵌版图算法的程序能够对版图设计规则及参数的内容进行读取，本实施例中，较佳的，可将所述版图设计规则的说明文本按预设规则转换为以算法程序语言形式存在的所述版图设计规则及参数。
132.其中，所述版图层次规则通过利用版图层次资讯表进行格式转换得到，所述版图及元器件参数规则通过利用元器件参数资讯表结合版图层次资讯表进行格式转换得到，所述版图布局布线规则通过利用版图布局布线资讯表进行格式转换得到。
133.表1为示例的一种版图层次资讯表。如表1中所示，所述版图层次资讯表给出的资讯包括：版图的层次名称(或关键字)、层次号码以及层次类型。
134.表1
135.版图的层次名称(或关键字)层次号码层次类型5v n well(nwell)10active(active)20poly(poly)30p implant(p )40n implant(n )50contact(contact)60metal 1(m1)70pad opening(pad)1471
136.依据上述版图层次资讯表，所述版图层次规则的格式可为：layerxxxdatatypexxx keyname；其中，
137.layer表示当前行为版图层次；
138.xxx表示层次号码的3个整数位号码,不足部分补零；
139.datatype表示版图层次类型；
140.xxx表示层次类型的3个整数位号码,不足部分零；
141.keyname为版图层次名称的关键字。
142.基于所述版图层次规则的格式，示例性的版图层次规则例如为：“layer001datatype000 nwell”、“layer007datatype000 m1”。
143.表2为示例的一种版图及元器件参数资讯表，如表2中所示，所述版图层次资讯表包括规则编辑及说明和数值。
144.表2
[0145][0146][0147]
基于上述版图及元器件参数资讯表，所述版图及元器件参数规则的格式可为：rulexxxxxxnnnisdddd note；其中，
[0148]
rule表示当前行为版图层次的设计规则；
[0149]
xxx表示版图层次号码的3个整数位号码，不足部分补零；
[0150]
xxx表示层次类型的3个整数位号码，不足部分补零；
[0151]
nnn表示设计规则的3个整数位编码,不足部分补零；
[0152]
dddd表示设计规则的4个整数位数值，单位为奈米，不足部分补零。
[0153]
比如，表2中第一行的设计规则编号active_1是300奈米,从表1中得到“active”的层次号码是2(xxx＝002)，层次类型0(xxx＝000),“_1”表示设计规则的编码是1(nnn＝
001),“300奈米”表示设计规则的数值是300(dddd＝0300)，所以书写“readindesignrule.txt”文档为“rule002000001is0300”；同理第五行的设计规则编号active_5是20奈米，书写为“rule002000005is0020”。
[0154]
表3为示例的一种版图布局布线资讯表。如表3中所示，所述版图布局布线资讯表包括规则编号及说明和数值。
[0155]
表3
[0156][0157][0158]
基于上述版图布局布线资讯表，所述版图布局布线规则的格式可为：ccccxxxnnnissdddddd note；其中，
[0159]
cccc表示测试芯片的类型；
[0160]
xxx为表征布局方式的3个整数位号码,不足部分补零；
[0161]
nnn为表征布线规则的3个整数位号码,不足部分补零；
[0162]
s表示规则数值的正负符号；
[0163]
dddddd表示设计规则的6个整数位数值,单位是奈米,不足部分补零。
[0164]
比如，表3中编号type_1_3:是5000奈米,从表中得到关键字符为”type”，布局方式是1(xxx＝001),布线规则的编码是3(nnn＝003)，“5000奈米”表示设计规则的数值是 5000(sdddddd＝p005000)，所以书写“type001003isp005000”；同理对pmos_1_3,书写为“pmos001003isp001000”。
[0165]
步骤s12中，在利用所述含内嵌版图算法的程序读取所述指令集中，针对不同的指令，分别执行相应的版图算法以生成测试芯片版图，在执行算法时所需要用到的版图设计规则及参数，可从资料库(例如上述表1、表2及表2)中获取。
[0166]
步骤s12中，所述生成测试芯片版图具体可包括如下步骤：
[0167]
s121，生成测试芯片布局的二次元输出；
[0168]
s122，生成测试芯片焊盘的二位元输出；
[0169]
s123，生成各指定定义受测元器件的二位元输出；
[0170]
s124，对所有所述二次元输出进行整合，以生成所述测试芯片版图。
[0171]
步骤s12中，所采用的程序可以用任何程式语言,依据calma公司规定gdsii二位元输出规则来编码,但在“版图设计规则和参数”中所有的版图的规则资讯参数化,使得任何元器件参数都可以依指令的参数来变化实现,比如pmos的沟道长度。
[0172]
比如产生pmos的沟道的程序部分是个四边形，依规定gdsii二位元输出规则来编码，可以直接呼叫形成四边形gdsii描述的子程序draw4p(int layn,int dtn,int xl,int xr,int yl,int yr,int ia,unsigned char temp2[])；layn是四边形的版图层次号码,dtn是版图类型号码,xl是四边形的x轴起始座标；xr是四边形的x轴终点座标；yl是四边形的y轴起始座标；yr是四边形的y轴终点座标；ia是二位元输出暂存器的起始地址,temp2[]是二位元输出的暂存器。以本实施例中的示范例而言，若不需要参数化沟道长度和宽度,则可表示为draw4p(3,0,0,600,0,5000,64,buf)，产生版图层次号码为3,版图类型号码为0的四边形,x轴起始座标为0,x轴终点座标为600；本实施例中，pmos和沟道相关的参数有沟道长度(poly_1:5v pmos gate channel length)和沟道宽度(是由contact_1:size of contact,contact_8:active enclosure contact和poly_3:5v pmos/nmos gate extension 3个设版图规则形成)；所以程序可如下：
[0173]
draw_pmos_gate_length＝poly_1；//default value
[0174]
draw_pmos_gate_width＝contact_1 (2*contact_8) (2*poly_3)；//default value
[0175]
if(l！＝0)draw_pmos_gate_length＝l；//read in pmos gate length
[0176]
if(w！＝0)draw_pmos_gate_width＝w (2*poly_3)；//read in pmos gate width
[0177]
draw4p(3,0,0,draw_pmos_gate_length,0,draw_pmos_gate_width,64,buf)
[0178]
所以在读取指令“pmos5v g:4d:5w＝3000l＝500m＝1dummy＝2；”时可以依指令表示w＝3000,l＝500,执行产生二位元输出的暂存器。
[0179]
综上所述，本发明提供的测试芯片版图的生成方法，包括：创建测试芯片的指令集，所述指令集包括关于测试芯片的版图信息的多个指令；以及，利用含内嵌版图算法的程序读取所述指令集，并根据版图设计规则及参数，执行与所述指令集中各指令相对应的版图算法以生成测试芯片版图的版图算法含内嵌版图算法的版图算法。本发明提供的测试芯片版图的生成方法，无需版图工程师参与，即可直接生成，因此提高了版图生成速度，而且也因少了人工干预，版图的质量得以提高，另外，发明实施例提供的测试芯片版图的生成方法也使得在生成测试芯片的版图时，无需再依赖于版图编辑eda工具，因此更加便捷，且降低了生产成本。
[0180]
此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。