纵横式数组装置及其写入方法与流程

1.本发明涉及一种使用电阻变化型存储元件的纵横式数组装置及其写入方法，尤其涉及一种可用于神经元网络(neuron network)的突触数组装置的写入。


背景技术：

2.人工类神经网络(artificial neural network)于图案识别等识别分类技术中作为软件的算法而被引入，其已成为通过高积体的数字互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)技术进行安装的必要技术。通过数字技术安装的类神经网络于功率、规模的方面逐渐达到极限。另一方面，最近几年进行将电阻组件用作突触的类神经网络的研究及开发。
3.就积体度的观点而言，于纵横式结构中使用了可变电阻组件的突触数组为最佳的结构。特别理想的是使用与cmos制程具有高亲和性的氧化铪等金属过渡氧化物作为可变电阻组件。图1中示出使用了可变电阻组件的纵横式数组的一例。纵横式数组包括于列方向上延伸存在的多个列线10、以与所述列线10正交的方式于行方向上延伸存在的多个行线20、以及连接于各列线10与行线20之间的交叉部的电阻变化型存储元件30。电阻变化型存储元件30通过施加电压或电流来存储不同的电阻状态。
4.类神经网络中的学习、亦即将突触的结合强度设定为适当的值主要通过反向传播算法(back propagation algorithm，bpa)来进行。反向传播算法的最重要的部分是于学习期间如何对突触的结合强度进行微调整。然而，于将bpa应用于高积体度的电阻变化型存储元件的纵横式数组时，存在由于潜泄电流(sneak current)的影响而向存储元件的写入精度劣化的大问题。


技术实现要素：

5.本发明的目的在于解决此种问题，且提供一种抑制由潜泄电流导致的写入精度的劣化的纵横式数组装置及其写入方法。本发明的写入方法向使用了电阻变化型存储元件的纵横式数组进行写入，且包括：测定对纵横式数组的所选择的电阻变化型存储元件施加写入电压时产生的潜泄电流的步骤；对潜泄电流的测定结果予以保持的步骤；以及对所述所选择的电阻变化型存储元件施加将根据所保持的测定结果而再生的潜泄电流与为了进行写入而设定的写入电流合计而成的写入电流的步骤。
6.本发明的纵横式数组装置具有：纵横式数组，包括多个列线、多个行线、连接于多个列线与多个行线之间的各交叉部的电阻变化型存储元件；列选择单元，选择纵横式数组的列线；行选择单元，选择纵横式数组的行线；以及写入单元，向电阻变化型存储元件进行写入，所述写入单元测定对所选择的电阻变化型存储元件施加写入电压时产生的潜泄电流，并对所述所选择的电阻变化型存储元件施加将基于测定结果而再生的潜泄电流与为了进行写入而设定的写入电流合计而成的写入电流。
7.根据本发明，测定潜泄电流并根据其测定结果再生潜泄电流，将再生的潜泄电流
作为写入电流而施加至所选择的电阻变化型存储元件，因此于进行写入动作时可消除潜泄电流所带来的影响，使电阻变化型存储元件的写入精度更准确。特别是于使用电阻变化型存储元件的突触纵横式数组中，即便于潜泄通路的影响下，亦可容易地进行突触强度的微调整。
附图说明
8.图1是表示纵横式数组的结构例；
9.图2是表示本发明实施例的突触数组装置的一例的框图；
10.图3的(a)表示本实施例的电阻变化型存储元件的结构；
11.图3的(b)是表示选择器的i-v特性的图表；
12.图4是表示本发明实施例的列选择/驱动电路的内部结构；
13.图5是表示列选择/驱动电路中所含的列选择电路与行选择/驱动电路中所含的行选择电路；
14.图6是说明本发明实施例的写入动作的流程图；
15.图7a是表示纵横式数组的所选择的电阻变化型存储元件的例子；
16.图7b是例示当对列线施加写入电压时产生的潜泄电流；
17.图7c是表示当对所选择的电阻变化型存储元件施加写入电压时的例子；
18.图8是表示由本发明实施例提供的写入电路的结构；
19.图9的(a)～图9的(c)是说明于图8所示的写入电路中测定潜泄电流时的动作；
20.图10的(a)～图10的(c)是说明于图8所示的写入电路中施加写入电压时的动作；
21.图11是表示本发明实施例的列选择/驱动电路的内部结构。
22.符号说明
23.10:列线，20:行线，30:电阻变化型存储元件，100:突触数组装置，110:纵横式数组，112:通孔，114:下部导电层，116:上部导电层，120:列选择/驱动电路，122:写入电路，122a:潜泄电流测定/再生部，122b:写入电流生成部，124:列译码器，126:列选择电路，130:行选择/驱动电路，132:写入电路，132a:潜泄电流测定/再生部，132b:写入电流生成部，134:行译码器，136:行选择电路，140:控制部，150:输入/输出部，acq:控制信号，be:下部电极，c:电容器，en:赋能信号，icell:电流，isk0、isk1、isk2、isk:潜泄电流，iset、ireset:写入电流，i
xd
:驱动信号的电流，m1、m2、m3、m4、m5:pmos晶体管/晶体管，mc:电阻变化型存储元件，mc0:电阻变化型存储元件/存储元件，mc1、mc2:存储元件，n1、n2、n3、n4:节点，rs:电阻切换层，sel:选择器，sw1、sw2:模拟开关/开关，s100、s110、s120、s130:步骤，te:上部电极，vbe:下部电极电压，vinh、vinh2:写入禁止电压/写入保护电压，vppd:电压源，vset:写入电压，vtb:偏压电压，vte:上部电极电压，x[0]、x[1]、x[2]、x[n]:列线，xd[n]、yd[n]:驱动信号，xs[n]、/xs[n]:列选择信号，y[0]、y[1]、y[2]、y[n]:行线，ys[n]、/ys[n]:行选择信号，/clr:清除信号。
具体实施方式
[0024]
参照附图对本发明的实施方式进行详细说明。于本发明的某实施方式中，纵横式数组被用作用于构成类神经网络的突触数组装置。纵横式数组于矩阵的交叉部包括作为忆
阻器(memristor)的电阻变化型存储元件，电阻变化型存储元件为双极型，可通过施加极性不同的电流或电压来存储不同的电导状态(高电阻状态与低电阻状态)。电阻变化型存储元件构成突触，纵横式数组构成突触数组装置。突触数组装置被组入计算机装置或计算机系统中，负责由微处理机或中央处理单元(central processing unit，cpu)等进行的数据处理或演算处理的至少一部分。于本发明的其他实施方式中，纵横式数组被用作用于构成人工智能(artificial intelligence，ai)硬件的乘积累加演算处理装置。于以下的实施例中，说明将纵横式数组应用于类神经网络的突触数组装置的例示。
[0025]
于具有高电阻路径的数组中，作为更准确地控制电阻组件的手段，实施对写入电流限制进行控制的写入。于纵横式数组的情况下，存在由依存于未知的突触状态的潜泄通路引起的漏电电流(潜泄电流)，因此难以施加所期望的电流限制来准确地进行写入。于本发明中，于施加写入脉冲之前测定潜泄电流，并于施加实际的写入脉冲时，在用于进行写入的所期望的电流限制中附加所测定的潜泄电流，藉此抑制由潜泄电流导致的写入精度的劣化。图2是表示本发明实施例的突触数组装置的结构例的框图。本实施例的突触数组装置100包括具有电阻变化型存储元件的纵横式数组110、列选择/驱动电路120、行选择/驱动电路130、控制部140及输入/输出(input/output，i/o)部150。突触数组装置100例如安装于ai芯片或半导体集成电路中。
[0026]
纵横式数组110包括于列方向上延伸存在的多个列线(例如，x线)、于行方向上延伸存在的多个行线(例如，y线)、以及连接于列线与行线之间的交叉部的电阻变化型存储元件。电阻变化型存储元件例如包含氧化铪(hfox)或氧化钽(taox)等金属过渡氧化物。于某实施方式中，各个电阻变化型存储元件与如二极管般的选择器(selector)整合。但并非必须进行选择器的整合。
[0027]
图3的(a)是电阻变化存储元件的示意性剖面图。电阻变化型存储元件mc于上部电极te与下部电极be之间包括包含金属过渡氧化物的电阻切换层rs，进而于上部电极te上形成选择器sel。下部电极be经由通孔112而与下部导电层114电性连接，选择器sel经由通孔112而与上部导电层116连接。
[0028]
图3的(b)是表示选择器sel的i-v特性的图表。横轴为上部导电层116与下部导电层114之间的偏压电压vtb(vtb＝上部电极电压vte-下部电极电压vbe)，纵轴是流经选择器sel的电流icell。选择器sel是具有如下特性的双向二极管：当正向偏压成为一定以上时，正向地流动电流，另外，当反向偏压成为一定以上时，反向地流动电流。vinh是于进行设定写入时对非选择的电阻变化型存储元件的列线及行线施加的写入禁止电压或写入保护电压，vinh2是于进行重设写入时对非选择的电阻变化型存储元件的列线及行线施加的写入禁止电压或写入保护电压。写入禁止电压vinh、写入禁止电压vinh2是比电流流经选择器sel时的临限值电压小的电压。
[0029]
再者，纵横式数组110的列线及行线的数量、形状、导电性材料等为任意的。另外，纵横式数组110亦可为于垂直方向上积层多个纵横式数组的三维结构。
[0030]
列选择/驱动电路120基于来自控制部140的列选择信号或控制信号等选择纵横式数组110的列线，并对所选择的列线施加写入电压、写入禁止电压、读出电压等。行选择/驱动电路130基于来自控制部140的行选择信号或控制信号等选择纵横式数组110的行线，并对所选择的行线施加写入电压、写入禁止电压、读出电压等。另外，电阻变化型存储元件为
双极型，于本例中，将自列线至行线施加偏压电压的写入设为设定写入，将自行线至列线施加偏压电压的写入设为重设写入。
[0031]
当进行设定写入时，列选择/驱动电路120对连接于所选择的电阻变化型存储元件的列线施加设定写入电压(正电压)，对连接于非选择的电阻变化型存储元件的列线施加写入禁止电压(某正电压)，行选择/驱动电路130对连接于所选择的电阻变化型存储元件的行线施加设定写入电压(0v)，对连接于非选择的电阻变化型存储元件的行线施加写入禁止电压(某正电压)。
[0032]
当进行重设写入时，行选择/驱动电路130对连接于所选择的电阻变化型存储元件的行线施加重设写入电压(正电压)，对连接于非选择的电阻变化型存储元件的行线施加写入禁止电压(某正电压)，列选择/驱动电路120对连接于所选择的电阻变化型存储元件的列线施加重设写入电压(0v)，对连接于非选择的电阻变化型存储元件的列线施加写入禁止电压(某正电压)。
[0033]
控制部140由硬件和/或软件构成，并对读出动作、写入动作或其他演算(例如，矩阵的乘积累加演算等)进行控制。于某实施方式中，控制部140包括具有只读存储器/随机存取内存(read-only memory/random access memory，rom/ram)的微控制器、微处理机或状态机(state machine)等，并例如通过执行rom/ram中所存储的软件来对读出动作或写入动作进行控制。另外，控制器140可包括感测电路，当进行读出动作时，所述感测电路感测由列选择/驱动电路120或行选择/驱动电路130选择的列或行的电压或电流。
[0034]
输入/输出部150例如经由内部数据总线而与控制部140连接，并向控制部140提供自外部接收的数据，或者将自控制部140接收的数据输出至外部。控制部140可自输入/输出部150获得用于向电阻变化型存储元件mc进行写入的数据。
[0035]
图4是表示列选择/驱动电路120的内部结构的框图。列选择/驱动电路120包括：写入电路122，当进行写入动作时生成用于对所选择的电阻变化型存储元件施加设定写入电压的驱动信号xd[n]；列译码器124，对来自控制部140或输入/输出部150的列地址进行译码，并生成列选择信号xs[n]、列选择信号/xs[n]；以及列选择电路126，接收来自写入电路122的驱动信号xd[n]，并基于来自列译码器124的列选择信号xs[n]、列选择信号/xs[n]，将驱动信号xd[n]连接于纵横式数组110的列线x[n]。
[0036]
写入电路122更包括：潜泄电流测定/再生部122a，于对电阻变化型存储元件施加设定写入脉冲之前，测定由设定写入电压引起的潜泄电流，并对测定结果予以保持，根据所保持的测定结果再生潜泄电流；以及写入电流生成部122b，通过电流限制(限制器)的控制而生成用于进行设定写入的写入电流。当进行设定写入动作时，首先，潜泄电流测定/再生部122a测定由于设定写入电压而产生的潜泄电流，并对其测定结果予以保持。当向所选择的电阻变化型存储元件进行写入时，潜泄电流测定/再生部122a基于测定结果再生潜泄电流，另外，写入电流生成部122b生成基于电流限制器的写入电流，写入电路122将所再生的潜泄电流与基于电流限制器的写入电流的合计的写入电流施加至电阻变化型存储元件。由于施加的写入电流中包含潜泄电流，因此对电阻变化型存储元件施加补偿了潜泄电流的写入电流，可更准确地进行电阻变化型存储元件的写入(即，电导的微调整)。
[0037]
图5是表示列选择/驱动电路120中所含的列选择电路126及行选择/驱动电路130中所含的行选择电路136的结构。于图5中，作为纵横式数组110的一部分而例示3列
×
3行的
数组，此处，将列方向设为x，将行方向设为y。列选择电路126针对每个列线而包括：输入由写入电路122生成的驱动信号xd[n]的cmos通路晶体管、输入由列译码器124生成的列选择信号xs[n]的反相器、以及于栅极被施加列选择信号/xs[n]的nmos晶体管。当列选择信号xs[n]为h电平时，cmos通路晶体管导通，驱动信号xd[n]被施加至列线x[n]，nmos晶体管关断。当列选择信号xs[n]为l电平时，cmos通路晶体管关断，nmos晶体管导通，列线x[n]被连接于gnd电平。通过列选择信号xs[n]、列选择信号/xs[n]的切换，驱动信号xd[n]的脉冲经由列线x[n]被施加至电阻变化型存储元件。
[0038]
行选择电路136针对每个行线而包括：输入由未图标的写入电路生成的驱动信号yd[n]的cmos通路晶体管、输入由未图示的行译码器生成的行选择信号ys[n]的反相器、以及于栅极被施加行选择信号/ys的nmos晶体管。当行选择信号ys[n]为h电平时，cmos通路晶体管导通，驱动信号yd[n]被施加至行线y[n]，nmos晶体管关断。当行选择信号ys[n]为l电平时，cmos通路晶体管关断，nmos晶体管导通，行线y[n]被连接于gnd电平。通过行选择信号ys[n]、行选择信号/ys[n]的切换，驱动信号yd[n]的脉冲经由行线y[n]而施加至电阻变化型存储元件。
[0039]
对本实施例的突触数组装置100的写入动作进行说明。图6是说明本实施例的写入动作的流程图。图7a中，作为纵横式数组110的一部分而示出3列
×
3行的数组，且说明对列线x[1]与行线y[0]的交叉的电阻变化型存储元件mc0进行设定写入的例子。
[0040]
首先，对数组施加潜泄通路偏压(步骤s100)。潜泄通路偏压是用于测定潜泄电流的直流(direct current，dc)偏压，且具有对列线施加的包含写入电压与写入禁止电压的写入模式、以及对行线施加的全部包含写入禁止电压的写入模式。图7a～图7c示出了施加潜泄通路偏压时的例子。对连接于所选择的存储元件mc0的列线x[1]施加写入电压vset，对除此以外的列线x[0]、列线x[2]施加写入禁止电压vinh。该些写入模式由写入电路122生成，即，连接于列线x[1]的写入电路122生成写入电压vset，连接于列线x[0]、列线x[2]的写入电路122生成写入禁止电压vinh。另外，行选择/驱动电路130对所有的行线y[0]、行线y[1]、行线y[2]施加写入禁止电压vinh。
[0041]
接着，测定施加了潜泄通路偏压时的潜泄电流(步骤s110)。如图7b所示，当对列线x[1]施加写入电压vset时，起因于此而产生潜泄电流(漏电流)。于列线x[1]上，经由存储元件mc0、存储元件mc1、存储元件mc2而连接行线y[0]、行线y[1]、行线y[2]，从而可产生在该些路径中流动的潜泄电流isk0、潜泄电流isk1、潜泄电流isk2(由虚线表示)。潜泄电流isk0、潜泄电流isk1、潜泄电流isk2的大小依存于潜泄路径中的电压差(vset-vinh)、存储元件mc0、存储元件mc1、存储元件mc2的电阻状态(电导状态)。另外，当进行存储元件mc0的设定写入时，存储元件mc0、存储元件mc1、存储元件mc2的电阻状态是未知的。因此，潜泄电流isk(isk＝isk0 isk1 isk2)为可变的未知值，且其难以推断。因此，于本实施例中，通过潜泄电流测定/再生部122a来测定起因于写入电压vset的潜泄电流isk。
[0042]
接着，设定用于施加写入脉冲的写入电流(步骤s120)。写入脉冲是潜泄电流isk与为了进行写入动作而设定的写入电流iset的总和。具体而言，潜泄电流测定/再生部122a根据测定结果来再生或复原出潜泄电流isk，写入电流生成部122b通过电流限制器而生成为了进行写入动作所设定的写入电流iset，潜泄电流isk与写入电流iset的总和为设定写入电流脉冲。
[0043]
接着，施加写入偏压(步骤s130)。如图7c所示，对列线x[1]施加写入电压vset，对列线x[0]、列线x[2]施加写入禁止电压vinh。另一方面，对行线y[0]施加gnd电压，对行线y[1]、行线y[2]施加写入禁止电压vinh。如上所述，对列线x[1]施加由潜泄电流测定/再生部122a再生的潜泄电流isk与由写入电流生成部122b生成的写入电流iset的合计的电流。如此，对存储元件mc0施加补偿了潜泄电流isk1、潜泄电流isk2的写入电流(isk iset)。
[0044]
将本实施例的写入电路122的结构示于图8。图8中所示的写入电路122是进行写入电流控制的驱动电路，潜泄电流测定/再生部122a进行潜泄电流isk的取样/维持(sample/hold)，写入电流生成部122b包括用于生成写入电流iset的电流限制器。电流限制器例如可与进行设定写入时的数据对应地可变。
[0045]
潜泄电流测定/再生部122a包括：pmos晶体管m1，连接于电压源vppd与节点n1之间；电容器c及pmos晶体管m3，并联地连接于节点n2与电压源vppd之间，所述节点n2连接于晶体管m1的栅极；以及模拟开关sw1，连接于节点n1与节点n2之间。于晶体管m3的栅极连接清除信号/clr，于开关sw1连接控制信号acq。当控制信号acq为h电平时，开关sw1闭合，当控制信号acq为l电平时，开关sw1断开。节点n1与对应的驱动信号xd[n]连接。
[0046]
写入电流生成部122b包括：pmos晶体管m2，连接于电压源vppd与节点n1之间；pmos晶体管m4，连接于电压源vppd与节点n3之间；模拟开关sw2，连接于节点n3与节点n4之间；以及pmos晶体管m5及定电流源，串联地连接于电压源vppd与gnd之间。定电流源设定电流限制，且该设定例如可与设定写入的数据对应地可变。节点n4连接于赋能信号en，当赋能信号en为l电平时，开关sw2断开，晶体管m4导通，晶体管m2、晶体管m5关断，写入电流生成部122b被去能。当赋能信号en为h电平时，开关sw2断开，节点n3变为l电平，晶体管m2、晶体管m5导通，写入电流生成部122b被赋能。晶体管m2、晶体管m5构成电流镜电路，定电流源所设定的电流经由晶体管m2而于节点n1生成为写入电流。
[0047]
当测定潜泄电流时，如上所述般施加潜泄通路偏压(s100)，来进行潜泄电流的测定。当进行潜泄电流的测定时，控制部140将图9的(b)所示的偏压电压施加至写入电路122。写入电流生成部122b因赋能信号en而被去能，晶体管m2被阻断。当潜泄电流isk流至驱动信号xd[n]时，晶体管m1作为mos二极管而构成，潜泄电流isk被转换为mos二极管的栅极电压，并作为静电电容保持于电容器c中。图9的(c)所示的i
xd
为驱动信号xd的电流。
[0048]
于潜泄电流isk的测定/保持后，向选择存储元件施加设定写入时的偏压。此时，控制部140将图10的(b)中所示的偏压电压施加至写入电路122。开关sw1断开，mos二极管成为开路，保持于电容器c中的电荷放电，潜泄电流作为再生的电流源而运作，且潜泄电流isk被复制于节点n1。另外，写入电流生成部122b成为赋能状态，晶体管m2、晶体管m5导通，且于节点n1生成由定电流源设定的写入电流iset。如此，驱动信号xd[n]的电流i
xd
成为潜泄电流isk 写入电流iset的总和。当对所选择的存储元件mc0进行设定写入时，可消除由潜泄电流isk1、潜泄电流isk2造成的影响。
[0049]
根据本实施例，当进行写入动作时，测定潜泄电流，并将附加了所测定的潜泄电流的写入电流脉冲施加至电阻变化型存储元件，藉此可抑制由潜泄电流造成的影响，谋求向电阻变化型存储元件的写入精度的提高。
[0050]
于进行潜泄电流的测定及测定结果的保持、施加作为所保持的测定结果和与所期望的写入数据对应的电流的总和的写入脉冲的动作时，相对于一个信道，需要模拟数字转
换器(analog to digital converter，adc)、数字模拟转换器(digital to analog converter，dac)、内存及逻辑闸等比较大的模拟，但本实施例的写入电路可由简易的模拟电路构成。
[0051]
于所述实施例中，由于使用相同的晶体管来用于潜泄电流的取样及潜泄电流的再生，结果可消除晶体管的临限值或漏极电流的制程/电压/温度的偏差。此可有效地应用于低成本及低功率的大规模突触纵横式数组装置。
[0052]
于纵横式数组中使用电阻组件的突触数组装置中，为了降低潜泄路径的影响，需要图3的(a)、图3的(b)所示的选择器组件。然而，于本发明中，由于写入电流脉冲补偿潜泄电流，因此可于并非一定需要选择器的情况下，容易地对突触强度(电阻变化型存储元件的电阻变化)进行微调整。当然，于电阻变化型存储元件与选择器组件整合的情况下，亦可理所当然地获得同样的效果。
[0053]
于所述实施例中，示出在写入动作时进行潜泄电流的测定的例子，但潜泄电流的测定亦可间隔地进行。例如，亦可每隔一定的写入频率或每隔预定的时间间隔地进行。
[0054]
关于使用了氧化铪等金属过渡氧化物的电阻变化型存储元件的电阻变化的电压依赖性，与重设写入时相比，于设定写入时变得非常大。因此，如所述实施例般当进行设定写入时测定潜泄电流并消除潜泄电流的情况于设定写入中特别有效。然而，本发明当然亦可适用于重设写入。该情况下，如图11所示，行选择/驱动电路130包括写入电路132、行译码器134及行选择电路136，且与列选择/驱动电路120同样地，写入电路132包括潜泄电流测定/再生部132a以及写入电流生成部132b。写入电路132于施加重设写入脉冲之前，测定施加重设写入电压时产生的潜泄电流，并基于其测定结果再生潜泄电流，将所再生的潜泄电流与为了进行重设写入而设定的写入电流ireset的总和施加至所选择的行或所选的存储元件。
[0055]
于本实施例中，示出将纵横式数组应用于突触数组的例子，但并不限于此，本实施例的纵横式数组的写入方法亦可应用于其他器件(例如，内存、演算逻辑等)。
[0056]
对本发明的较佳实施方式进行了详述，但本发明并不限定于特定的实施方式，而是可于权利要求所记载的本发明的主旨的范围内进行各种变形、变更。